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时间:2019-08-05
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1、实验三:基于QuartusII的硬件描述语言电路一、实验目的:l要求1:学习并掌握硬件描述语言(VHDL或VerilogHDL);熟悉门电路的逻辑功能,并用硬件描述语言实现门电路的设计。参考“参考内容1”中给出的与门源程序,编写一个异或门逻辑电路。1)用QuartusII波形仿真验证;2)下载到DE0开发板验证。l要求2:熟悉中规模器件译码器的逻辑功能,用硬件描述语言实现其设计。参考“参考内容2”中给出的将8421BCD码转换成0-9的七段码译码器源程序,编写一个将二进制码转换成0-F的七段码译码器。1)用QuartusII波形仿真验证;2)下载到DE0开发板,利用开发板上的
2、数码管验证。l要求3:熟悉时序电路计数器的逻辑功能,用硬件描述语言实现其设计。参考“参考内容3”中给出的四位二进制加减计数器的源程序,编写一个计数器。1)用QuartusII波形仿真验证;2)下载到DE0开发板验证。l要求4:熟悉分频电路的逻辑功能,并用硬件描述语言实现其设计。参考“参考内容4”中给出的50M分频器的源程序,编写一个能实现占空比50%的5M和50M分频器即两个输出,输出信号频率分别为10Hz和1Hz。1)下载到DE0开发板验证。(提示:利用DE0板上已有的50M晶振作为输入信号,通过开发板上两个的LED灯观察输出信号)。电路框图如下:扩展内容:利用已经实现的V
3、HDL模块文件,采用原理图方法,实现0-F计数自动循环显示,频率10Hz。(提示:如何将VHDL模块文件在逻辑原理图中应用,参考参考内容5)二、实验设备:1、QuartusII软件操作环境;2、DE0实验开发板。三、实验内容(源代码):l要求1:LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYyihuomenISPORT(A:INSTD_LOGIC;B:INSTD_LOGIC;C:OUTSTD_LOGIC);ENDyihuomen;ARCHITECTUREbehaveOFyihuomenISBEGINC<=AXORB;ENDbehav
4、e;l要求2:LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;--将二进制码转化为0到F,故二进制码最大为1111ENTITYyimaqi0_FISPORT(data_in:INSTD_LOGIC_VECTOR(3DOWNTO0);dis_out:OUTSTD_LOGIC_VECTOR(6DOWNTO0));ENDyimaqi0_F;ARCHITECTUREbehaveofyimaqi0_FISBEGINPROCESS(data_in)BEGINCASEdata_inISWHEN"0000"=>dis_out<="1000000";--数码管共阳
5、WHEN"0001"=>dis_out<="1111001";WHEN"0010"=>dis_out<="0100100";WHEN"0011"=>dis_out<="0110000";WHEN"0100"=>dis_out<="0011001";WHEN"0101"=>dis_out<="0010010";WHEN"0110"=>dis_out<="0000010";WHEN"0111"=>dis_out<="1111000";WHEN"1000"=>dis_out<="0000000";WHEN"1001"=>dis_out<="0010000";WHEN"1010"=>
6、dis_out<="0001000";WHEN"1011"=>dis_out<="0000000";WHEN"1100"=>dis_out<="1000110";WHEN"1101"=>dis_out<="1000000";WHEN"1110"=>dis_out<="0000110";WHEN"1111"=>dis_out<="0001110";WHENOTHERS=>dis_out<="1111111";ENDCASE;ENDPROCESS;ENDbehave;l要求3:代码1(用于要求3单独验证):LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.AL
7、L;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYcounter_4_binaryISPORT(clk,RST:INSTD_LOGIC;DOUT:BUFFERSTD_LOGIC_VECTOR(3DOWNTO0);--四位计数COUT:OUTSTD_LOGIC;--进位位DISOUT:OUTSTD_LOGIC_VECTOR(6DOWNTO0)--七段译码);ENDcounter_4_binary;ARCHITECTUREbehaveOFcounter_4_binaryIS--元
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