数电实验三基于Quartus的硬件描述语言电路设计.doc

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1、数电实验三基于Quartus的硬件描述语言电路设计一实验目的（1）了解QuartusII的硬件描述语言电路。（2）能用VHDl语言设计电路。二实验设备实验电路开发板DEO，Quartus仿真软件。三实验要求要求1：并用硬件描述语言实现异或门电路的设计。1）用QuartusII波形仿真验证；2）下载到DE0开发板验证。要求2：，编写一个将二进制码转换成0-F的七段码译码器。1）用QuartusII波形仿真验证；2）下载到DE0开发板验证。要求3：编写一个十六进制计数器。1）用QuartusII波形仿真验证；2）下载到DE0开发板验证。要求4：编写一个能实现占空比50%的5M和50M分

2、频器即两个输出，输出信号频率分别为10Hz和1Hz。1）下载到DE0开发板验证。扩展内容：利用已经实现的VHDL模块文件，采用原理图方法，实现0-F计数自动循环显示，频率10Hz。四实验内容1，异或门波形仿真为：2，0-F的七段码译码器LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYexa3_2ISPORT(data_in:INSTD_LOGIC_VECTOR(3DOWNTO0);dis_out:OUTSTE_LOGIC_VECTOR(6DOWNTO0));ENDexa3_2;ARCHITECTUREfwmOFexa3_2ISBEGINPR

3、OCESS(data_in)BEGINCASEdata_inISWHEN”0000”=>dis_out<=”1000000”;--显示0WHEN”0001”=>dis_out<=”1111001”;--显示1WHEN”0010”=>dis_out<=”0100100”;--显示2WHEN”0011”=>dis_out<=”0110000”;--显示3WHEN”0100”=>dis_out<=”0011001”;--显示4WHEN”0101”=>dis_out<=”0010010”;--显示5WHEN”0110”=>dis_out<=”0000010”;--显示6WHEN”0111”

4、=>dis_out<=”1111000”;--显示7WHEN”1000”=>dis_out<=”0000000”;--显示8WHEN”1001”=>dis_out<=”0010000”;--显示9WHEN”1010”=>dis_out<=”0001000”;--显示AWHEN”1011”=>dis_out<=”0000000”;--显示BWHEN”1100”=>dis_out<=”1000110”;--显示CWHEN”1101”=>dis_out<=”1000000”;--显示DWHEN”1110”=>dis_out<=”0000110”;--显示EWHEN”1111”=>dis_

5、out<=”0001110”;--显示FWHENOTHERS=>dis_out<=”1111111”;--灭灯，不显示ENDCASE;ENDPROCESS;ENDfwm;说明:七段码译码器由7个线段状的LED组成，1表示熄灭，0表示点亮，利用不同位置的LED熄灭和点亮组成0~F字符显示；将每一个四位二进制码对应一个相应的七段码输出；波形仿真如下：1，十六进制计数器LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYexa3_3ISPORT(clk,RST:INSTD_LOGIC;DO

6、UT:OUTSTD_LOGIC_VECTOR(3DOWNTO0);--四位计数COUT:OUTSTD_LOGIC);--进位位ENDexa3_3;ARCHITECTUREfwmOFexa3_3ISSIGNALQ1:STD_LOGIC_VECTOR(3DOWNTO0);BEGINPROCESS(clk,RST)BEGINIFRST='0'THENQ1<=(OTHERS=>'0');COUT<='0';ELSIFclk'EVENTANDclk='1'THENQ1<=Q1+1;COUT<='0';IFQ1>="1111"THENQ1<=(OTHERS=>'0');COUT<='1';EN

7、DIF;ENDIF;ENDPROCESS;DOUT<=Q1;ENDfwm;说明：Count为进位输出；Rst为清零信号，为0时清零；每计数到1111时,输出count=1,Q=0000;波形仿真：4，分频器LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYexa3_4ISPORT(clk:INSTD_LOGIC;A,B:INSTD_LOGIC;clk_out1:OUTSTD_LOGIC;clk_out2:OUTSTD_LOGIC