欢迎来到天天文库
浏览记录
ID:55336925
大小:149.86 KB
页数:6页
时间:2020-05-10
《基于硬件描述语言的电路设计.doc》由会员上传分享,免费在线阅读,更多相关内容在学术论文-天天文库。
1、实验3基于硬件描述语言的电路设计一、实验目的1、了解可编程数字系统设计的流程;2、掌握QuartusII软件的使用方法;3、掌握采用硬件描述语言设计数字系统的方法和流程。二、实验设备1、计算机:QuartusII软件2、AlteraDE0三、实验内容要求1:学习并掌握硬件描述语言(VHDL或VerilogHDL);熟悉门电路的逻辑功能,并用硬件描述语言实现门电路的设计。参考“参考内容1”中给出的与门源程序,编写一个异或门逻辑电路。1)用QuartusII波形仿真验证;2)下载到DE0开发板验证。要求2:熟悉中规模器件译码器的逻辑功能,用硬件描述语言实现其设计。参考“参考内容2”中给出
2、的将8421BCD码转换成0-9的七段码译码器源程序,编写一个将二进制码转换成0-F的七段码译码器。1)用QuartusII波形仿真验证;2)下载到DE0开发板,利用开发板上的数码管验证。要求3:熟悉时序电路计数器的逻辑功能,用硬件描述语言实现其设计。参考“参考内容3”中给出的四位二进制加减计数器的源程序,编写一个计数器。1)用QuartusII波形仿真验证;2)下载到DE0开发板验证。要求4:熟悉分频电路的逻辑功能,并用硬件描述语言实现其设计。参考“参考内容4”中给出的50M分频器的源程序,编写一个能实现占空比50%的5M和50M分频器即两个输出,输出信号频率分别为10Hz和1Hz
3、。1)下载到DE0开发板验证。(提示:利用DE0板上已有的50M晶振作为输入信号,通过开发板上两个的LED灯观察输出信号)。电路框图如下:四、实验结果1、用硬件描述语言(VHDL或VerilogHDL)实现一个异或门电路。VHDL源程序:Libraryieee;useieee.std_logic_1164.all;entityvhdlisport(A,B:INstd_logic;C:OUTstd_logic);ENDvhdl;ArchitecturefwmofvhdlisbeginC<=AXORB;END;波形图:引脚对应表2、用硬件描述语言实现将四位二进制码转换成0-F的七段码译码
4、器。VHDL源文件:LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYdigitalISPORT(data_in:INSTD_LOGIC_VECTOR(3DOWNTO0);dis_out:OUTSTD_LOGIC_VECTOR(6DOWNTO0));ENDdigital;ARCHITECTUREfwmOFdigitalISBEGINPROCESS(data_in)BEGINCASEdata_inISWHEN"0000"=>dis_out<="1000000";--显示0WHEN"0001"=>dis_out<="1111001";--显示1WH
5、EN"0010"=>dis_out<="0010010";--显示2WHEN"0011"=>dis_out<="0000110";--显示3WHEN"0100"=>dis_out<="0001101";--显示4WHEN"0101"=>dis_out<="0100100";--显示5WHEN"0110"=>dis_out<="0100000";--显示6WHEN"0111"=>dis_out<="1001110";--显示7WHEN"1000"=>dis_out<="0000000";--显示8WHEN"1001"=>dis_out<="0000100";--显示9WHEN"1010
6、"=>dis_out<="0001000";--显示AWHEN"1011"=>dis_out<="0100001";--显示bWHEN"1100"=>dis_out<="1110000";--显示CWHEN"1101"=>dis_out<="0000011";--显示dWHEN"1110"=>dis_out<="0110000";--显示EWHEN"1111"=>dis_out<="0111000";--显示FWHENOTHERS=>dis_out<="1111111";--灭灯,不显示ENDCASE;ENDPROCESS;ENDfwm;波形图:引脚对应表:3、用硬件描述语言实现四位
7、二进制加法或减法计数器,并用一位7段码显示减法计数器VHDL源文件LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYEX3ISPORT(clk,RST,MLZ:INSTD_LOGIC;DOUT:OUTSTD_LOGIC_VECTOR(3DOWNTO0);COUT:OUTSTD_LOGIC);ENDEX3;ARCHITECTUREfwmOFEX3ISSIGN
此文档下载收益归作者所有