4基于硬件描述语言的设计.ppt

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1、可编程逻辑器件第四章基于硬件描述语言的设计教学重点QuartusII的HDL设计4.1基于HDL文本输入的设计流程HDL文本编辑综合FPGA/CPLD适配FPGA/CPLD编程下载FPGA/CPLD器件和电路系统时序与功能仿真4.2QuartusII文本设计举例任务设计模15减法计数器思路通过HDL语言完成设计4.2.1创建工程文件建立工作目录D:My_designcount1输入源程序（1）新建VerilogHDL文件File

2、New【例4.1】模15减法计数器modulecount15(out,cout,r

3、eset,clk);output[3:0]out;reg[3:0]out;outputcout;inputclk,reset;always@(posedgeclk)beginif(reset)out<=0;elsebeginif(out==0)out<=14;elseout<=out-1;endendassigncout=((out==4'd14))?1:0;endmodule2创建工程（File

4、NewProjectWizard）（1）指定工程目录、名称和顶层设计实体（2）将设计文件加入工程中（3）选择目标芯片（

5、4）选择仿真器和综合器（5）结束设置4.2.2编译1编译前设置（Assignments

6、Settings）（1）选择配置文件格式Device&PinOptions

7、ProgrammingFiles（2）选择编译模式CompilationProcess全程编译（Processing

8、StartCompilation）包括分析与综合、适配、装配文件、定时分析、网表文件提取等过程。2编译（1）RTL级原理图（Tools

9、RTLViewer）（2）门级原理图（Tools

10、TechnologymapViewer）4.2.3仿

11、真（1）打开波形编辑器（File

12、New）选择OtherFiles中的VectorWaveformFile（2）输入信号节点View

13、UtilityWindows

14、NodeFinder（3）编辑输入信号波形设置信号数据格式（4）仿真器参数设置Tools

15、SimulatorTool（5）观察仿真结果Processing

16、StartSimulation模15减法计数器功能仿真波形图