基于硬件描述语言vhdl的电子钟设计

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1、独创声明本人郑重声明：所呈交的毕业论文(设计)，是本人在指导老师的指导下，独立进行研究工作所取得的成果，成果不存在知识产权争议。尽我所知，除文中已经注明引用的内容外，本论文（设计）不含任何其他个人或集体已经发表或撰写过的作品成果。对本文的研究做出重要贡献的个人和集体均已在文中以明确方式标明。此声明的法律后果由本人承担。作者签名:二〇〇年月日毕业论文（设计）使用授权声明本人完全了解鲁东大学关于收集、保存、使用毕业论文（设计）的规定。本人愿意按照学校要求提交论文（设计）的印刷本和电子版，同意学校保存论文（设计）的印刷本和电子版，或采用影印、数字化或其它复制手段保存论文（

2、设计）；同意学校在不以营利为目的的前提下，建立目录检索与阅览服务系统，公布论文（设计）的部分或全部内容，允许他人依法合理使用。（保密论文在解密后遵守此规定）论文作者（签名）：二〇〇年月日毕业设计选题报告姓名性别女学院计算机科学与技术学院年级2004级学号042210212设计题目基于硬件描述语言VHDL的电子钟设计课题来源教学课题类别应用研究选做本课题的原因及条件分析：数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比有更高的准确性和直观性，且无机械装置，具有更长的使用寿命，并且数字钟正逐渐向小型化、多功能化发展。电子设计自动化（EDA）技术发展越

3、来越迅速，利用计算机辅助设计已成为发展趋势。VHDL语言具有强大的电路描述和建模能力，用VHDL开发的数字电路与开发平台以及硬件实现芯片无关，可移植性、可重用性好。VHDL语言能够在系统级、行为级、寄存器传输级、门级等各个层次对数字电路进行描述，并可以在不同层次进行不同级别的仿真，能极大得保证设计的正确性和设计指标的实现。QuartusⅡ设计软件提供了一个完整的、多平台的设计环境，它可以轻易满足特定设计项目的要求。指导教师意见：数字钟是一种典型的数字电路，其中包括了组合逻辑电路和时序电路。设计与制做数字钟就是为了了解数字钟的原理，从而学会制作数字钟.而且通过数字钟的

4、制作进一步的了解各种在制作中用到的中小规模集成电路的作用及实用方法。通过它可以进一步学习与掌握各种组合逻辑电路与时序电路的原理与使用方法。选题较有实用价值，同意选题。签名：年月日学院毕业论文（设计）领导小组意见：（公章）年月日毕业设计任务下达书院（系）计算机科学与技术学院专业信息工程学号042210212姓名现将毕业设计任务下达书发给你。毕业设计任务下达书内容如下：一、毕业设计题目基于硬件描述语言VHDL的电子钟设计二、主要内容对此电子钟系统进行合理的功能分析后，确定系统功能模块。系统设计采用自顶向下的设计方法，用VHDL进行分模块设计，完成系统的功能。三、具体要求

5、本次设计是应用硬件描述语言VHDL进行编程，仿真并硬件实现电子钟系统。利用开发平台QuartusⅡ，并在CPLD上实现该系统。电子钟系统包括正常计时，闹钟，定时器等模块。四、主要参考文献[1]林明权.VHDL数字控制系统设计范例[M].北京;电子工业出版社,2003[2]雷伏容.VHDL电路设计[M].北京;清华大学出版社,2006[3]陈荣,陈华.VHDL芯片设计[M].北京;机械工业出版社,2006[4]杨恒,李爱国等.FPGA/CPLD最新实用技术指南[M].北京;清华大学出版社,2005五、进程安排阶段起止日期主要内容准备开题阶段2008.1.18~2008

6、.3.3根据选题，搜集材料，学习相关理论知识．设计实现阶段2008.3.4~2008.5.20完成系统整体设计及实现主模块功能．说明书完成阶段2008.5.21~2008.6.10各个模块功能实现调试，撰写说明书答辩阶段2008.6.14~2007.6.15修改完善设计，准备答辩．六、本毕业设计任务下达书于2008年1月28日发出。毕业设计应于2008年6月10日前完成后交指导教师，由指导教师评阅后提交毕业论文（设计）答辩委员会。七、毕业设计任务下达书一式两份，一份给学生，一份留学院存档。指导教师：　签发于200年月日分管院长：　　签发于200年月日毕业设计开题报告

7、姓名性别女学院计算机科学与技术学院年级2004级学号042210212预计完成时间2008.6.10设计题目基于硬件描述语言VHDL的电子钟设计课题来源教学课题类别应用研究指导教师毕业设计实施方案：第一阶段：选题基于硬件描述语言VHDL的电子钟设计。第二阶段：开题深入了解VHDL语言，了解复杂电子系统的设计方法，分析电子钟系统的功能；第三阶段：完成系统各个模块的设计，并进行改进，测试。第四阶段：根据设计内容撰写设计说明书。第五阶段：准备答辩。设计主要内容（提纲）：1、采用自顶向下设计方法设计电子钟，进行电子钟的顶层模块的设计和仿真验证；2、将系统划分成若干个底层