基于硬件描述语言vhdl的电子钟设计

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1、基于硬件描述语言VHDL的电子钟设计目录1引言12相关知识介绍12.1VHDL介绍22.2自顶向下设计方法32.3QUARTUSⅡ开发平台32.4CPLD简介43电子钟系统设计方案43.1电子钟系统设计要求43.2系统设计方案概述及工作原理44电子钟顶层设计54.1顶层设计分析54.2顶层电路图65各模块电路的设计65.1正常计数时间功能模块65.1.1分频组件设计75.1.260进制计数器设计75.1.324进制计数器设计85.2定时器设定于计时功能模块95.2.1定时器组件设计思路及原理图95.2.2定时器仿真波形105.3闹钟模块设计115.3.1闹钟组件的设计思路及原理图115.3

2、.2仿真波形115.4输出选择与数码转换模块设计125.4.1秒/分查表组件设计125.4.2小时查表组件设计135.5扫描多路输出模块145.5.1BIN2LED组件设计145.5.2SCAN4组件设计155.5.3SCAN2组件设计166各模块硬件实现结果176.1正常计数模块的硬件实现结果186.2定时模块的硬件实现结果196.3闹钟模块硬件实现结果207小结20参考文献：20附录：部分模块代码211引言随着电子技术的飞速发展，各种电子设备及数字系统的复杂度、集成度越来越高，现代电子产品性能进一步提高，产品更新换代的节奏越来越快，要求产品开发周期短、开发成本低、保密性和可修改及可扩展

3、性好，因此对集成电路的设计方法不断提出了新的要求，因此EDA技术应运而生。所谓EDA（ElectronicDesignAutomation）技术，是依赖目前功能已十分强大的计算机为工具，代替人完成数字系统设计、逻辑综合、布局布线和仿真工作的技术。目前，EDA技术已经成为支撑现代电子设计的通用平台，并逐步向支持系统级设计的方向发展。只有以硬件描述语言和逻辑综合为基础的自顶向下的设计方法才能满足日趋复杂的数字系统设计要求。硬件描述语言有很多种，本文应用具有强大的电路描述和建模能力的VHDL语言进行电子钟系统设计，为以后深入学习和应用电子系统现代设计方法打好基础，并具有工程实用性。2相关知识介绍

4、本文所设计的电子钟系统是运行在QuartusⅡ环境下的一个小型的数字系统。我采用了自顶向下的设计方法，应用功能强大的硬件描述语言VHDL完成系统的设计仿真。下面就本设计所用到的技术作一下简单的介绍。2.1VHDL介绍VHDL是VeryHighSpeedIntegratedCircuitHardwareDescriptionLanguage的缩写，是在ADA语言的基础上发展起来的硬件描述语言。VHDL诞生于1983年，1987年12月，VHDL被接纳为标准硬件描述语言，即IEEE1076标准。经过不断更改和改善，1993年，VHDL重新修订并增加了一些功能，即IEEE1076-93标准。目前

5、在电子工程领域，作为IEEE的工业标准硬件描述语言，VHDL已成为事实上的通用硬件描述语言。电路设计的描述层次可分为系统级、算法级、寄存器传输级、门级和晶体管级，VHDL的建模范围可以从最抽象的系统级一直到门级，从多个层次对电路进行模拟仿真。它除了具有硬件特征的语句外，其语言形式和描述风格以及句法和一般的计算机高级语言相当类似，然而它又有同软件语言完全不同的性质。以下是一个VHDL的实例：LIBRARYIEEE;--IEEE库使用说明语句USEIEEE.STD_LOGIC_1164.ALL;ENTITYmux21IS--实体说明部分PORT(a,b:INSTD_LOGIC;2222s:IN

6、STD_LOGIC;y:OUTSTD_LOGIC);ENDENTITYmux21;ARCHITECTUREmux21aOFmux21IS--结构体说明部分BEGINPROCESS(a,b,s)BEGINIFs=’0'THENy<=a;ELSEy<=b;ENDIF;ENDPROCESS;ENDARCHITECTUREmux21a;这个程序是一个简单的2选1多路选择器的VHDL完整描述。它体现出了VHDL程序的一般结构：使用库（Use）定义区——实体（Entity）定义区——结构（Architecture）定义区。其中Use定义区描述的是这个程序使用的定义库，类似于C语言的头文件包括；Enti

7、ty定义区描述的电子的外部结构，就是指元件的输入和输出接口，它用以定义一个芯片的管脚状态；Architecture定义区里面是这个程序的关键部分，包括算法，功能，硬件的行为等都是在Architecture区里面描述的。一个完整的VHDL程序是对一个功能元件从外部和内部两个方面来进行描述，由于元件本身具有层次性，因此它既可以作为完成某一功能的逻辑电路单元而独立存在，也可以作为一个部件，和其他功能元件一起构成更复杂的功能元件