基于quartusii的硬件描述语言电路

基于quartusii的硬件描述语言电路

ID:22046127

大小:302.42 KB

页数:10页

时间:2018-10-26

基于quartusii的硬件描述语言电路_第1页
基于quartusii的硬件描述语言电路_第2页
基于quartusii的硬件描述语言电路_第3页
基于quartusii的硬件描述语言电路_第4页
基于quartusii的硬件描述语言电路_第5页
资源描述:

《基于quartusii的硬件描述语言电路》由会员上传分享,免费在线阅读,更多相关内容在学术论文-天天文库

1、实验三:基于QuartusII的硬件描述语言电路实验目的:•要求1:学习并掌握硬件描述语言(VHDL或VerilogHDL);熟悉门电路的逻辑功能,并用硬件描述语言实现门电路的设计。参考“参考内容1”中给出的与门源程序,编写一个异或门逻辑电路。1)用Quartusll波形仿真验证;2)下载到DE0开发板验证。•要求2:熟悉中规模器件译码器的逻辑功能,用硬件描述语言实现其设计。参考“参考内容2”屮给出的将8421BCD码转换成0-9的七段码译码器源程序,编写一个将二进制码转换成0-F的七段码译码器。1)用Quartusll波形仿真验证;2)下载

2、到DE0开发板,利用开发板上的数码管验证。•耍求3:熟悉时序电路计数器的逻辑功能,用硬件描述语言实现其设计。参考“参考内容3”中给出的四位二进制加减计数器的源程序,编写一个计数器。1)用Quartusll波形仿真验证;2)下载到DE0幵发板验证。•要求4:熟悉分频电路的逻辑功能,并用硬件描述语言实现其设计。参考“参考内容4”中给出的50M分频器的源程序,编写一个能实现占空比50%的5M和50M分频器即W个输出,输出信号频率分别为10Hz和1Hz。1)下载到DE0开发板验证。(提示:利用DEO板上己有的50M晶振作为输入信号,通过开发板上两个的

3、LED灯观察输出信号)。电路框图如下:>LED1,10赫兹闪烁>LED2,1赫兹闪烁扩展内容:利用已经实现的VHDL模块文件,采用原理图方法,实现0-F计数自动循环显示,频率10Hz。(提示:如何将VHDL模块文件在逻辑原理图中应用,参考参考内容5)二、实验设备:1、Quartusll软件操作环境;2、DEO实验开发板。三、实验内容(源代码):•要求1:LIBRARYIEEE;USEIEEE.STDLOGIC1164.ALL;ENTITYyihuomenISPORT(A:INSTD_LOGIC;B:INSTD_LOGIC;C:OUTSTD_L

4、OGIC);ENDyihuomen;ARCHITECTUREbehaveOFyihuomenISBEGINC<=AXORB;ENDbehave;•要求2:LIBRARYIEEE;USEIEEE.STDLOGIC1164.ALL;--将二进制码转化为0到F,故二进制码最大为1111ENTITYyimaqiO_FISPORT(datajn:INSTD_LOGIC_VECTOR(3DOWNTO0);dis_out:OUTSTD_LOGIC_VECTOR(6DOWNTO0));ENDyimaqiO_F;ARCHITECTUREbehaveofyima

5、qiO_FISBEGINPROCESS(data_in)BEGINCASEdatainISWHENn0000"=〉dis_out<=n1000000";--数码管共阳WHENn000r=>dis_out<="1111001";WHEN"0010"=〉dis_out<="0100100";WHEN"0011"=>dis_out<="0110000";WHEN"0100"=>dis_out<="0011001";WHEN"0101,,=>dis_out<=,,0010010";WHENn0110"=>dis_out<="0000010";WHEN

6、"01ir=〉dis_out<="1111000";WHEN"1000"=>dis_out<="0000000";WHEN"100r=>dis_out<="0010000";WHEN"1010,,=>dis_out<=,,0001000";WHENn1011"=>dis_out<="0000000";WHENn1100"=〉dis_out<="1000110";WHEN"1101"=>dis_out<="1000000";WHEN"1110"=>dis_out<="0000110";WHENnllll"=>dis_out<="0001110"

7、;WHENOTHERS=>dis_out<=,,lllllllH;ENDCASE;ENDPROCESS;ENDbehave;•要求3:代码1(用于要求3单独验证):LIBRARYIEEE;USEIEEE.STDLOGIC1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYcounter_4_binaryISPORT(clk,RST:INSTD_LOGIC;DOUT:BUFFERSTD_LOGIC_VECTOR(3DOWNTO0);--四位计数COUT:OUTSTD_LOGIC;--进位位DISOUT:O

8、UTSTD_LOGIC_VECTOR(6DOWNTO0)--七段译码);ENDcounter_4_binary;ARCHITECTUREbehaveOFcounte

当前文档最多预览五页,下载文档查看全文

此文档下载收益归作者所有

当前文档最多预览五页,下载文档查看全文
温馨提示:
1. 部分包含数学公式或PPT动画的文件,查看预览时可能会显示错乱或异常,文件下载后无此问题,请放心下载。
2. 本文档由用户上传,版权归属用户,天天文库负责整理代发布。如果您对本文档版权有争议请及时联系客服。
3. 下载前请仔细阅读文档内容,确认文档内容符合您的需求后进行下载,若出现内容与标题不符可向本站投诉处理。
4. 下载文档时可能由于网络波动等原因无法下载或下载错误,付费完成后未能成功下载的用户请联系客服处理。