资源描述：
《实验三基于QuartusII的硬件描述语言电路设计pdf》由会员上传分享，免费在线阅读，更多相关内容在工程资料-天天文库。
1、冃录一、实验要求2二、参考内容31•与门逻辑的VHDL的源文件32•四位二进制数转换成七段数码管显示的译码器VHDL的源文件。.33.四位二进制器加减计数器VHDL的源文件。44.50M分频器的VHDL源文件55.由VHDL文件生成逻辑原理框图方法5三、实验开发板DEO的基本使用7•、实验要求（四学时两周完成全部项目验收）要求1：学习并掌握硬件描述语言（VHDL或VerilogHDL）；熟悉门电路的逻辑功能，并用硬件描述语言实现门电路的设计。参考“参考内容1”中给出的与门源程序，编写一个异或门逻辑电路。
2、1）用Quartusll波形仿真验证；2）下载到DE0开发板验证。要求2：熟悉中规模器件译码器的逻辑功能，用硬件描述语言实现其设计。参考“参考内容2”中给出的将8421BCD码转换成0・9的七段码译码器源程序，编写一个将二进制码转换成0・F的七段码译码器o1）用Quartusll波形仿真验证；2）下载到DE0开发板，利用开发板上的数码管验证。要求3：熟悉时序电路计数器的逻辑功能，用硬件描述语言实现其设计。参考“参考内容3”中给出的四位二进制加减计数器的源程序，编写一个计数器。1）用Quartusll波形
3、仿真验证；2）下载到DE0开发板验证。要求4：熟悉分频电路的逻辑功能，并用硬件描述语言实现其设计。参考“参考内容4”中给出的50M分频器的源程序，编写一个能实现占空比50%的5M和50M分频器即两个输岀，输出信号频率分别为10Hz和1Hz。1）下载到DE0开发板验证。（提示：利用DE0板上已有的50M晶振作为输入信号，通过开发板上两个的LED灯观察输出信号）。电路框图如下：LED1,10赫兹闪烁分频LED2,1赫兹闪烁扩展内容：利用已经实现的VHDL模块文件，采用原理图方法，实现0・F计数自动循环显示，
4、频率10HZo（提示：如何将VHDL模块文件在逻辑原理图屮应用，参考参考内容5）注：每组的实验结果必须接受实验老师登记验收，回答实验老师根据所涉及电路的提问。二、参考内容1•与门逻辑的VHDL的源文件LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYexa3_lISP0RT(A,B:INSTD_L0GIC;C:0UTSTD_L0GIC);ENDexa3_l;ARCHITECTUREfwmOFexa3_lISBEGINC<=AANDB;END;2.8421BCD转换
5、成七段码译码器VHDL的源文件LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYexa3_2ISPORT(data」n:INSTD_L0GIC_VECT0R(3DOWNTO0);dis_out:OUTSTE_LOGIC_VECTOR(6DOWNTO0));ENDexa3_2;ARCHITECTUREfwmOFexa32ISBEGINPROCESS(data」n)BEGINCASEdata」nISWHEN〃OOOO〃二〉dis_outv二〃1000000〃;一显示0
6、WHEN,,000r=>dis_out<=//111100r,;~显示1WHEN〃0010〃二〉dis_out<二〃0100100";-显示2WHEN〃0011〃=>dis_out<二〃0110000";-显示3WHEN,/0100//=>dis_out<=,,001100r,;-显示4WHEN〃0101〃二〉dis_outv二〃0010010";・・显示5WHEN,,0110,,=>dis_out<=,0000010";-显示6WHEN〃01M〃二〉dis_outv二〃1111000〃;—显示7WHE
7、N〃:1000〃二〉dis_outv二〃0000000〃;—显示8WHEN,,1001,,=>dis_out<=,0010000";-显示9WHENOTHERS=>dis_out<=^lllllir；-灭灯，不显示ENDCASE;ENDPROCESS;ENDfwm;3.带一个清零端，一个进位输出端十进制器计数器的VHDL源文件LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYexa3_3ISPORT(c
8、lk,RST:INSTD_LOGIC;DOUT:OUTSTD_LOGIC_VECTOR(3DOWNTO0);四位计数COUT:OUTSTD_LOGIC);进位位ENDexa3_3;ARCHITECTUREfwmOFexa3_3ISSIGNALQI:STD_LOGIC_VECTOR(3DOWNTO0);BEGINPROCESS(clk,RST)BEGINIFRST=*0'THENQ1<=(OTHERS=>'0');COUT<='0*;ELSI
