03 硬件描述语言verilog基础 ii

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1、可重构系统基础第3课硬件描述语言Verilog基础II王韬信息科学技术学院http://ceca.pku.edu.cn/wangtao2015春季学期1课前复习第2课硬件描述语言Verilog基础ICombinationallogicStructural&behaviorialVerilogDesigningcombinationallogiccircuitswithVerilog2CombinationallogicTheoutputsarefunctionsoftheinputs+输入如果在任何时刻发生变化，一段特定时间后，++输出（可能）发生相应变

2、化，且变化后的值是输入+的函数，这段时间叫做latency10ns小问题：能否用combinationallogic来实现accumulator?XORSSx3ns3VerilogAhardwaredescriptionlanguage(HDL)withsyntaxsimilartoCTomodelelectronicsystemsTwolevelsofabstractionindesigninglogicStructuralVerilogBehavioralVerilog4Verilogelements(forcombinationallogic)

3、moduleportdeclaration:input,outputwire®operatorsarithmetic,concatenation,rational,conditional,…assignmentalwaysblockscontrolstatementsIf…else…,casemodulehierarchy5作业在FPGA开发板上实现一个按键亮灯程序验证方法：上板实测使用Verilog写一个4位乘法器假设Verilog中不直接支持乘法运算A*B，但支持加法运算X+Y验证方法：助教随意给出四组A和B，你的“程序”可以

4、被仿真，给出正确的A*B的仿真结果上次课助教已经检查作业+讨论6第3课硬件描述语言Verilog基础IISequentiallogicDesigningsequentiallogiccircuitswithVerilogStatemachines7Sequentiallogic为什么我们需要时序逻辑？如何来实现accumulator?SSxx+S8“Stepbystep”SSx在普通计算机中，顺序计算很正常S=0;0S=S+x100S=S+x211S=S+x322...S=S+xn+1nn在一个电路中，我们能让信号一步一步地传播么？x+S9H

5、oldingthepreviousstate关键问题:保存住上个周期末时输入的数据ClockDdata1data2Qdata1data2如何实现？时钟上升沿触发的Dflip-flop10时钟上升沿触发的Dflip-flop保存住上个周期末时输入的数据ClockDdata1data2Qdata1data2*figuresource:http://en.wikipedia.org/wiki/File:Edge_triggered_D_flip-flop.png11SRNANDlatchS_aboveR_aboveQQ_above00Restrictedcombi

6、nation0110100111Nochange*figuresource:http://upload.wikimedia.org/wikipedia/commons/thumb/9/92/SR_Flip-flop_Diagram.svg/500px-SR_Flip-flop_Diagram.svg.png12为何能够“保持状态”要求Q要能够随D变化N1Q要在D变化后的下一个时钟上升沿才能变化推导N2N5Clk为0时，N2（包括反逻辑）输出为1，N3输出为1，于是{N5,N6}的输入为11，无论D如何变化，Q保持不变Clk从0变为1时，看看Q如何随D变化

7、N6N3•D=0时，N4=1；{N4,clk}=11N2不变还为1；{N2,clk,N4}=111N3=0；于是{N5,N6}的输入为10，Q的输出为0•D为1时，N4=0；N4=0N3=1；{N4,clk}=01N2=0；于是{N5,N6}的输入为01，Q的输出为1N4Clk为1时，看看Q是否随D变化•D从0变成1时，由于N3的输出尚为0，于是N4的输出为1，与D=0时相比没有变化，电路其它部分的值也不会有变化•D从1变成0时，N4的输出为1，{N1,N2}的输入为11，于是N2的输出保持为0；N2=0N3=1；于是{N5,N6}的输入为01，Q的