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时间:2019-03-06
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1、2.3硬件描述语言VerilogHDL基础概述2.3.1Verilog语言的基本语法规则2.3.2变量的数据类型2.3.3Verilog程序的基本结构2.3.4逻辑功能的仿真与测试2.3硬件描述语言VerilogHDL基础硬件描述语言HDL(HardwareDescriptionLanguag)类似于高级程序设计语言.它是一种以文本形式来描述数字系统硬件的结构和行为的语言,用它可以表示逻辑电路图、逻辑表达式,复杂数字逻辑系统所的逻辑功能。HDL是高层次自动化设计的起点和基础.计算机对HDL的处理:逻辑仿真是指用计算机仿真软件对数字
2、逻辑电路的结构和行为进行预测.仿真器对HDL描述进行解释,以文本形式或时序波形图形式给出电路的输出。在仿真期间如发现设计中存在错误,就再要对HDL描述进行及时的修改。逻辑综合是指从HDL描述的数字逻辑电路模型中导出电路基本元件列表以及元件之间的连接关系(常称为门级网表)的过程。逻辑综合的结果产生门级元件及其连接关系的数据库,根据这个数据库可以制作出集成电路或印刷电路板PCB。概述1.HDL的产生#起源于美国国防部提出的超高速集成电路研究计划,目的是为了把电子电路的设计意义以文字或文件的方式保存下来,以便其他人能轻易地了解电路的设计
3、意义。#随着集成电路的亚微米和深亚微米制造、设计技术的飞速发展,集成电路已进入片上系统SOC(Systemonachip)时代。SOC通常是由硬件电路和运行其上的系统软件构成。硬件电路一般使用HDL进行描述.FPGA开发流程与软件(1)设计定义(2)HDLCode(3)功能仿真逻辑仿真器(4)逻辑综合逻辑综合器(5)前仿真逻辑仿真器(6)布局布线FPGA厂家工具•FPGA厂家工具:(8)静态时序(7)后仿真逻辑仿真器Altera的Max+PlusII、QuartusII,分析Xilinx的Foundation、ISE4.1等(9)
4、在系统测试2.几种硬件描述语言ABEL(AdvancedBoleanEquationLanguage)VHDL(V--VeryHighSpeedIntegratedCircuit)VerilogHDL(简称Verilog)VHDL和Verilog的功能较强属于行为描述语言。两种HDL均为IEEE标准。特别是Verilog由于其句法根源出自C语言,它相对VHDL好用好学3.常用VHDL与Verilog两种语言的比较能力(capability)VHDL结构建模抽象能力强系统级-算法级-RTL级-逻辑级-门级Verilog结构建模具体物
5、理建模能力强算法级-RTL级-逻辑级-门级-版图级数据类型(datatype)VHDL是一种数据类型性极强的语言。支持用户定义的数据类型。严格规定只有类型、字位相同的数据才能进行转递和作用。能利用数据类型检查编程的错误。可以使用抽象(比如枚举)类型为系统建模。Verilog数据类型简单。只能由语言本身定义,不能由用户定义。适于硬件结构的建模,不适于抽象的硬件行为建模。易学性(easiesttolearn)VHDL是一种数据类型很强的语言,欠直观。加之同一种电路有多种建模方法,通常需要一定的时间和经验,才能高效的完成设计。Veril
6、og由于Verilog为直接仿真语言,数据类型较简单,语法很直观,故Verilog更易理解和好学。Verilog更像C,约有50%的结构来自C,其余部分来自ADA。2.3.1Verilog语言的基本语法规则为对数字电路进行描述,Verilog语言规定了一套完整的语法结构。1.间隔符:Verilog的间隔符主要起分隔文本的作用,可以使文本错落有致,便于阅读与修改。间隔符包括空格符(b)、TAB键(t)、换行符()及换页符。2.注释符:注释只是为了改善程序的可读性,在编译时不起作用。多行注释符(用于写多行注释):/*---*/
7、;单行注释符:以//开始到行尾结束为注释文字。3.标识符和关键词标识符:给对象(如模块名、电路的输入与输出端口、变量等)取名所用的字符串。以英文字母或下划线开始如,clk、counter8、_net、bus_A。关键词:用Verilog语言本身规定的特殊字符串定义语言的结构。例如,module、endmodule、input、output、wire、reg、and等都是关键词。关键词都是小写,关键词不能作为标识符使用。4.逻辑值集合为了表示数字逻辑电路的逻辑状态,Verilog语言规定了4种基本的逻辑值。0逻辑0、逻辑假1逻辑1、
8、逻辑真x或X不确定的值(未知状态)z或Z高阻态5.常量及其表示十进制数的形式的表示方法:表示有符号常量整数型例如:30、-2带基数的形式的表示方法:表示常量格式为:<+/-><位宽>’<基数符号><数值>常量例如:3’b101、5’o37、8’he
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