硬件描述语言verilog hdl基础18492new

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1、2.3硬件描述语言VerilogHDL基础硬件描述语言HDL(HardwareDescriptionLanguag)类似于高级程序设计语言.它是一种以文本形式来描述数字系统硬件的结构和行为的语言,用它可以表示逻辑电路图、逻辑表达式，复杂数字逻辑系统所的逻辑功能。用HDL编写设计说明文档易于存储和修改，并能被计算机识别和处理.HDL是高层次自动化设计的起点和基础.2.3硬件描述语言VerilogHDL基础概述2.3.1Verilog语言的基本语法规则2.3.2变量的数据类型2.3.3Verilog程序的基本结构2.3.4逻辑功能的仿真与

2、测试概述1.HDL的产生#起源于美国国防部提出的超高速集成电路研究计划，目的是为了把电子电路的设计意义以文字或文件的方式保存下来，以便其他人能轻易地了解电路的设计意义。#随着集成电路的亚微米和深亚微米制造、设计技术的飞速发展，集成电路已进入片上系统SOC（Systemonachip）时代。SOC通常是由硬件电路和运行其上的系统软件构成。硬件电路一般使用HDL进行描述.数字ASIC芯片设计的大致流程与软件交芯片加工厂完成FPGA开发流程与软件（1）设计定义•逻辑仿真器：（2）HDLCodeModelsim、ActiveHDL、Veril

3、og-XL等（3）功能仿真逻辑仿真器•逻辑综合器：LeonardoSpectrum、（4）逻辑综合逻辑综合器Synplify、FPGAExpress/FPGACompilerII等（5）前仿真逻辑仿真器（6）布局布线FPGA厂家工具•FPGA厂家工具：Altera的Max+PlusII、（8）静态时序（7）后仿真逻辑仿真器QuartusII，分析Xilinx的Foundation、ISE4.1（9）在系统测试等2.HDL的特点¢HDL以行为描述见长,能抽象描述电子实体的行为,能够进行系统仿真¢HDL能进行结构描述,具体描述电子实体的结

4、构,便于存档共享.¢HDL能从抽象到具体的多层面上对电子实体进行混合描述,降低了硬件设计的难度¢用HDL描述实体的程序既能被仿真,又能被综合.通过仿真可验证设计的正确性;通过综合抽象的设计描述将自动地自上而下转换为实在的逻辑图电路图直至版图.3.几种硬件描述语言ABEL(AdvancedBoleanEquationLanguage)VHDL(V--VeryHighSpeedIntegratedCircuit)VerilogHDL（简称Verilog）VHDL和Verilog的功能较强属于行为描述语言。两种HDL均为IEEE标准。特别是

5、Verilog由于其句法根源出自C语言,它相对VHDL好用好学4.常用VHDL与Verilog两种语言的比较能力（capability）VHDL结构建模抽象能力强系统级－算法级－RTL级－逻辑级－门级Verilog结构建模具体物理建模能力强算法级－RTL级－逻辑级－门级－版图级4.常用VHDL与Verilog两种语言的比较数据类型（datatype）VHDL是一种数据类型性极强的语言。支持用户定义的数据类型。严格规定只有类型、字位相同的数据才能进行转递和作用。能利用数据类型检查编程的错误。可以使用抽象（比如枚举）类型为系统建模。Ver

6、ilog数据类型简单。只能由语言本身定义，不能由用户定义。适于硬件结构的建模，不适于抽象的硬件行为建模。4.常用VHDL与Verilog两种语言的比较易学性（easiesttolearn）VHDL是一种数据类型很强的语言，欠直观。加之同一种电路有多种建模方法，通常需要一定的时间和经验，才能高效的完成设计。Verilog由于Verilog为直接仿真语言，数据类型较简单，语法很直观，故Verilog更易理解和好学。Verilog更像C，约有50％的结构来自C，其余部分来自ADA。4.常用VHDL与Verilog两种语言的比较效率VHDL由

7、于数据类型严格，模型必须精确定义和匹配数据类型，这造成了比同等地verilog效率要低。Verilog不同位宽的信号可以彼此赋值，较小位数的信号可以从大位数信号中自动截取自己的位号。在综合过程中可以删掉不用的位，这些特点使之简洁，效率较高。5.计算机对HDL的处理逻辑仿真是指用计算机仿真软件对数字逻辑电路的结构和行为进行预测.仿真器对HDL描述进行解释，以文本形式或时序波形图形式给出电路的输出。如发现设计中存在错误，就再要对HDL描述进行及时的修改。逻辑综合是指从HDL描述的数字逻辑电路模型中导出电路基本元件列表以及元件之间的连接关系

8、（常称为门级网表）的过程。产生门级元件及其连接关系的数据库，根据这个数据库可以制作出集成电路或印刷电路板PCB。2.3.1Verilog语言的基本语法规则为对数字电路进行描述（常称为建模），Verilog语言规定了一套完