资源描述：
《基于fpga的数字锁相环设计》由会员上传分享，免费在线阅读，更多相关内容在行业资料-天天文库。
1、第30卷第1期微计算机应用Vol130No112009年1月MICROCOMPUTERAPPLICATIONSJan12009基于FPGA的数字锁相环设计1,21杨莉荣王炜(1天津工业大学信息与通信工程学院天津3001602河北石油职业技术学院廊坊065000)摘要:介绍了一种应用VHDL语言设计数字锁相环的设计方法,阐明其基本工作原理和设计思想,给出了系统主要模块的设计过程和仿真结果;用可编程逻辑器件FPGA予以实现。该方案提高了DPLL的快速锁定性能,同时保证了锁定精度。关键词:数字锁相环FPGAVHDLDesignofDigitalPhase-LockedLoopBasedon
2、FPGA1、21YANGLirong,WANGWei1(SchoolofInformationandCommunicationEngineeringinTianjinPolytechnicUniversity,Tianjin,300160,China2HebeiTechnicalCollegeofPetroleumProfession,Langfang,065000,China)Abstract:Digitalphase-lockedLoop(DPLL)technologywillbeusedwidely1Thispaperhasproposedamethodologyofdesig
3、ningDPLL,systematicallystatesitsoperationalprinciplewhichisfollowedbythedesigningprocessesandsimulatingresultsofthemainmodules1Thismethodology,basedonVHDLtechnique,canbeimplementedbyfieldprogrammablelogicarray(FPGA)1Keywords:DigitalPhase-LockedLoop,FPGA,VHDL1引言锁相就是利用输入信号与输出信号之间的相位误差自动调节输出相位,使输出
4、信号频率自动跟踪输入[1]信号频率,从而完成两个信号相位同步、频率自动跟踪的功能。随着现代数字技术的发展,锁相技术也从原来的模拟锁相逐步发展到数字乃至全数字锁相,现在全数字锁相环由于具有精度高且不受温度、电压影响,环路带宽和中心频率编程可调等优点,广泛应用于信号处理、调制解调、时钟同步、倍频、频率合成等众[2]多邻域。本文利用FPGA设计数字锁相环,不但可以提高设计速度和系统的集成度,而且可以提高系统的整体性能。2锁相环基本原理锁相环(PLL)技术也称自动相位控制技术,主要由相位比较器(EXOR鉴相器),低通滤波器(LPF),压控振荡器(VCO)和参考频率源(晶体振荡器)组成。当压控
5、振荡器的频率fv由于某种原因发生变化时,必然相应地产生相位变化。这个相位变化在鉴相器中与参考晶体振荡器的稳定(对应于频率fR)相比较,使鉴相器输出一个与相位误差成比例的误差电压ud(t),经过低通滤波器,取出其中缓慢变动的直流电压分量uc(t),并加到VCO的控制端,使压控振荡器的输出频率fv不断改变且向参考频率fR靠拢,直至fv=fR为止,从而使得uV(t)、uR(t)两信号的频率相同而相位差保持恒定(同步),即实现频率自动跟踪和相位锁定。这就是锁相环路的基本原理。本文于2008-09-22收到。1期杨莉荣等:基于FPGA的数字锁相环设计69[2]3全数字锁相环的设计原理数字锁相环
6、模型是模拟锁相环系统的数字化,数字锁相环的基本结构如图1所示。主要由数字鉴相器、K变模可逆计数器构成(模数K可预置)、加/减脉冲控制器和除N计数器构成。K变模可逆计数图1全数字锁相环路结构图器和加/减脉冲控制器的工作频率分别为Mf0和2Nf0,f0为锁相环的中心频率。一般情况下M和N为2的整数幂。时钟2Nf0经除H(H=M/2N)计数器得到。需要说明的是,实际应用中一般在压控振荡器与鉴相器之间加入可控的变模分频器,来得到固定的或是可变的输出频率,输出频率与输入频率之间成比例关系。4基于FPGA实现的数字锁相环411数字鉴相器的实现常用的数字鉴相器有两种类型:异或门鉴相器和边沿控制鉴相
7、器。数字鉴相器在很大程度上决定着锁[3]相环的性能,选择的原则要从适用条件、线性鉴相范围、设计难易程度等角度综合考虑。本文用的是异或P门鉴相器,它适用于波形对称的情况,线性鉴相范围为?,线性增益Kd=2/P(V/rad)。2该数字鉴相器是一个相位比较装置,通过比较输入信号uR(t)和反馈输入信号uV(t)的相位产生一个误差信号ud(t),作为K变模可逆计数器的加/减方向控制信号,其相位差为He(He=Hv-HR)。环路锁定时,ud(t)的输出是占空比为50
