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时间:2018-10-29
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1、一种基于FPGA的全数字锁相环设计摘要:给出了使用verilogHDL语g对锁相环进行基于FPGA的全数字系统设计,以及对其性能进行分析和计算机仿真的具体方法。该方法采用综合仿真工具QuartusII8.0来对数字锁相环进行输入设计、功能时序仿真及器件编程。仿真结果表明:该方法可通过在传统数字锁相环基本结构的基础上增加自动变模控制模块来有效解决缩短捕捉时间和减小同步误差之间的矛盾。?关键词:FPGA;verilogHDL;全数字锁相环(DPLL);自动变模?中图分类号:TN914.3文献标识码:
2、A文章编号:2095-1302(2011)10-0076-03??DesignofDPLLBasedonFPGA?CHENHua-jun,YANGTao?(UESTC,Chengdu611731,China)??Abstract:ADPLLbasedonFPGAbyusingverilogHDLlanguageisintroducedforanalyzingthesystemperfor-?manceandcomputersimulation.Acomprehensivesimulationto
3、olQuartusII8.0.wasusedtoperforminput,functionalandtimingsimulationanddeviceprogrammingfordigitalphase-lockedloop.SimulationresultsshowthattheautomaticvariablemoduleshouldbeaddedtothetraditionaldigitalPLLtoshortenthecapturetimeandreducetheconflictamon
4、gthesynchronizationerror.?Keywords:FPGA;verilogHDL;DPLL;automaticvariablemodule??0引言?数字锁相环中的数字环路滤波器是由模数为?K?的可逆计数器构成。锁相环中可逆计数器的模数?K?越小,系统响应越快,捕捉时间越短;反之,?K?越大,系统响应越慢,捕捉时间越长。数字环路滤波器的作用在于提高环路相位校正的准确性,减少噪声对环路的干扰。虽然,在捕捉过程中?K?值较小,有利于加快锁定速度,缩短捕捉时间。但在环路锁定后的同步
5、过程中,若?K?值太小,则会因可逆计数器频繁地循环计数而产生持续的进位脉冲或借位脉冲,这就会导致输出信号出现相位抖动,从而增加同步误差。显然,减少同步误差与缩短捕捉时间是相互矛盾的,其矛盾的俸点在于对可逆计数器?K?值的选择。?为了解决上述矛盾,本文设计了一个自动变模控制器,它可以根据输入、输出信号的相位误差,实时控制模数?K?值的大小。因为在环路捕捉过程中,减少?K?值,可增加环路带宽,使锁定速度加快;而在同步过程中,增大?K?值,可缩小环路带宽,有利于抑制相位抖动,减少同步误差。?1系统结构
6、与工作原理?本锁相环设计的系统框图如图1所示,由图可见,本系统主要由数字鉴相器、数字环路滤波器、数控振荡器及自动变模控制器四个模块构成。?本文的自动变模锁相环工作原理如下[2,3,10]:?当环路失锁时,由数字鉴相器会比较输入信号?u??i和输出信号?u??o之间的相位差异,并产生数字环路滤波器的计数方向控制信号?u??e。?数字环路滤波器是由模数为?K?的可逆计数器构成的。K变模可逆计数器可根据计数方向控制信号?u??e调整计数值,当?u??e为低电平时做加计数,?u??e为高电平时做减计数。
7、当计数值达到?K?时,产生一个进位信号carry作为加指令,当计数值为0时,产生一个借位信号borrow作为扣指令。?相位控制器由控制脉冲变换电路和门控电路组成。它的功能是确保当收到“加”指令时,在本地高速时钟?f??0序列中插入一个脉冲,当收到“扣”指令时,则在?f??0序列中扣除一个脉冲。相位控制器输出的受控本地高速时钟序列经除M分频后,便可对输出信号?u??o的相位进行调整。?重复上面调整过程,可使?u??o与?u??i的相位差不断减少,最终达到同步。?2数字锁相环的VerilogHDL实
8、现?本系统采用VerilogHDL进行硬件电路的设计。首先是根据系统中各功能模块的要求分别设计环路各个部件的逻辑电路,并进行仿真验证。然后,再将各部件组合起来进行系统设计和仿真。程序设计共包括6个模块。分别为主模块、鉴相器(单D触发器)模块、K变模可逆计数器模块、自动变模控制器模块、相位控制器模块和除M计数器模块。?2.1主模块?主模块即顶层模块,一般由五个模块组成,分别为鉴相器模块(pd),K变模可逆计数器模块(kcounter),自动变模控制器模块(m_change),相位控制器模块(idc
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