基于FPGA全数字锁相环路设计

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1、基于FPGA的全数字锁相环路的设计摘要:介绍了应用VHDL技术设计嵌入式全数字锁相环路的方法。详细叙述了其工作原理和设计思想，并用可编程逻辑器件FPGA予以实现。　　关键词:VHDL语言全数字锁相环路(DPLL)片上系统(SOC)FPGA 　　数字锁相环路已在数字通信?无线电电子学及电力系统自动化等领域中得到了极为广泛的应用。传统的全数字锁相环路(DPLL)是由中?小规模TTL集成电路构成。这类DPLL工作频率低，可靠性较差。随着集成电路技术的发展，不仅能够制成频率较高的单片集成锁相环路，而且可以把整个系统集成到一

2、个芯片上去，实现所谓片上系统SOC(Systemonachip)。因此，可以把全数字锁相环路作为一个功能模块嵌入SOC，构成片内锁相环。下面介绍采用VHDL技术设计DPLL的一种方案。1工作原理　　全数字锁相环路的结构框图如图1所示。其中数字鉴相器由异或门构成，数字环路滤波器由变模可逆计数器构成，数控振荡器由加/减脉冲控制器和除N计数器组成。可逆计数器和加/减脉冲控制器的时钟频率分别为Mf0和2Nf0。这里f0是环路的中心频率，一般情况下M和N为2的整数幂。时钟2Nf0经除H(=M/2N)计数器得到。  　　异或门

3、鉴相器用于比较输入信号u1与数控振荡器输出信号u2的相位差，其输出信号ud作为可逆计数器的计数方向控制信号。当ud为低电平时(u1和u2有同极性时)，可逆计数器作“加”计数。反之，当ud为高电平时，可逆计数器作“减”计数。　　异或门鉴相器在环路锁定时和相位误差达到极限时的相应波形如图2所示。当环路琐定时，u1和u2正交，鉴相器的输出信号ud为50%占空比的方波，此时定义相位误差为零。在这种情况下，可逆计数器“加”与“减”的周期相同，只要可逆计数器的k值足够大(k>M/4)，其输出端就不会产生进位或借位脉冲。这时，加

4、/减脉冲控制器只对其时钟2Nf0进行二分频，使u1和u2的相位保持正交。在环路未锁定的情况下，若ud=0时，它使可逆计数器向上加计数，并导致进位脉冲产生，进位脉冲作用到加/减脉冲控制器的“加”控制端i，该控制器便在二分频过程中加入半个时钟周期。反之，若ud=1，可逆计数器减计数，并将发出借位脉冲到加/减脉冲控制器的“减”输入端d，于是，该控制器便在二分频的过程中减去半个周期。这个过程是连续发生的。加/减脉冲控制器的输出经过除N计数器后，使得本地估算信号u2的相位受到调整控制，最终达到锁定状态。  2环路部件的设计　

5、　这里重点介绍数字环路滤波器的设计。数字环路滤波器是由变模可逆计数器构成。在ud的控制下，当j=0时，对时钟Mf0进行“加”计数;当j=1时，进行“减”计数。可逆计数器的计数容量(模数k)可以利用A?B?C?D四位进行预置，从而方便地改变模数。其预置模数的范围为，当D?C?B?A在0001～1111取值时，相应模数的变化范围是23～217。可见，可逆计数器的长度能够根据模数k值的大小来实现数字编程控制。取D?C?B?A为0001时，K=23，计数器长度只有三级，因而可以扩大捕捉带，缩短锁定时间。在D?C?B?A取1

6、111时，K=217，计数器长度变为十七级，这时捕捉带缩小，缩定时间延长。变模可逆计数器的VHDL设计程序如下:　　libraryieee；　　useieee.std_logic_1164.all；　　useieee.std_logic_unsigned.all；　　entitycount_kis　　port(clk，j，en，d，c，b，a：instd_logic；             r1，r2：outstd_logic)；　　end；　　architecturebehaveofcount_kis　　sig

7、nalcq，k，mo：std_logic_vector(16downto0)；　　signalcao1，cao2：std_logic；　　signalinstruction：std_logic_vector(3downto0)；　　begin                    instruction<=d&c&b&a；             withinstructionselect             mo<=″00000000000000111″when″0001″，                 

8、  ″00000000000001111″when″0010″，         ″00000000000011111″when″0011″，         ″00000000000111111″when″0100″，         ″00000000001111111″when″0101″，         ″00000000011111111″whe