基于FPGA的数字锁相环设计.pdf

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1、经验交流基于FPGA的数字锁相环设计DesignofDPLLBasedonFPGA贾志城（甘肃政法学院图书馆，甘肃兰州730070）摘要：在介绍数字锁相环基本原理的基础上，给出了一种数字锁相环位同步提取电路设计方法，并通过设计仿真，验证了设计的正确性。关键词：数字锁相环；FPGA；位同步Abstract：ThispaperintroducesthedesignofDPLLclockrecoverycircuit,andgivesabriefintroductiontotheprincipleofDPLL.UsesVeriloglanguagetodesig

2、nthemainmodulesofDPLL.Finallyitgivestheperformanceanalyzing,andvalidatecorrectnessofthisdesign.Keywords：DPLL；FPGA；clockrecovery中国分类号：TP274+.2；TN911.8文献标识码：B文章编号：1003-8965(2014)01-0121-031引言数字锁相环是一个闭环相位反馈控制系统。输入信号与N分频输出的信号进行超前-滞后二在无线通信系统中，锁相技术应用广泛，其元鉴相，由反映相位误差的误差信号通过序列滤位同步提取至关重要。为在

3、信宿接受信号中恢复波器后输出控制信号，控制高倍本振时钟插/扣出与信源同频率码元时钟信号，实现码流位同步，脉冲，以调整其时钟的频率再分频输出。通常利用锁相环直接从接收的数字信号中提取位2.1二元鉴相器同步信号。二元鉴相器是将相位误差θe(k)量化为1比利用数字电路实现的锁相环具有易于存储、易特的鉴相器，其鉴相特性为[1][2]于生产、成本低、元件无漂移和无容差等优点，+>1,θ()0k而且数字积分器没有失调和易失性的问题，能够完uk()sgn(=θ())k=ede成模拟电路无法完成的任务，数字锁相环发展动力−<<1,()0,()θθπeekk强劲。

4、数字锁相环易于集成，功耗低，体积小，性式中，sgn[x]代表对变量x取符号运算。广能可靠，应用灵活且性价比较高，在实际通信系统义来讲，对任何模拟鉴相器的输出进行如上式的中得到了很好的应用。运算后都可实现数字二元鉴相。对输入、输出为数字信号时，输入信号与输出信号比相，形成2插/扣型数字锁相环的典型结构和工超前脉冲或滞后脉冲输出。超前脉冲意味着输出作原理信号滞后，θe()0k>，故超前脉冲的作用是使环路调整输出信号的相位提前；滞后脉冲表示[3]插/扣脉冲型数字锁相环的结构如图1所示。θ()0k<，其作用是使输出信号的相位推后。e主要由二元鉴相器、序列滤波器和数

5、控振荡器(DCO)2.2序列滤波器三部分组成。数字环路滤波器在环路中对输入噪声起抑止作用，并且对环路的校正速度起调节作用，其设DCO脉冲插/扣计的结构形式和方法繁多，是一种专门的技术。N分频器N倍本地钟电路数字环路滤波器专用于校正网络引入环路，选取提前退后合适的数字滤波器结构就能使数字锁相环满足预超前定的系统性能要求。输入二元鉴相器序列滤波器平滑鉴相器输出的控制脉冲的方法是在二元滞后[4]鉴相器后接序列滤波器。常用的序列滤波器有“N图1插/扣脉冲型数字锁相环的典型结构先于M滤波器”和“随机徘徊滤波器”，基于前121经验交流者的设计理念，所设计的滤波器结构如

6、图2所示。示；反之，如果输入信号相位超前DCO输出信号相位时，则序列滤波器产生“提前”脉冲加到超前鉴相脉冲提前控制N寄存器(超前计数)控制器上，控制器在窄脉冲序列流内插入一个脉冲，经N分频后使DCO输出相位提前1/N周期，M寄存器如图3(c)所示。++(超前+滞后计数)DCO的一次相位调整步长为寄存器复位信号2πN寄存器δ=(滞后计数)滞后鉴相脉冲推后控制N相应的频率调整步长为图2“N先于M”序列滤波器的结构图δ=foN/2πTo“N先于M”序列滤波器的工作原理：二元上式中To是DCO输出本振信号的周期，鉴相器输出的超前、滞后脉冲分别在两个长度为To=1/

7、fo，DCO输出信号相位与控制信号的关系N的寄存器内计数并存储，其和在长度为M的寄为存器内计数存储，且选择N

8、。t2)若M寄存器先于任何一个N寄存器计数Uo满，则同时复位3个寄