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时间:2019-02-27
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1、学位论文版权使用授权书本学位论文作者完全了解丞洼王些太堂有关保留、使用学位论文的规定。特授权丞洼王些盔堂可以将学位论文的全部或部分内容编入有关数据库进行检索,并采用影印、缩印或扫描等复制手段保存、汇编以供查阅和借阅。同意学校向国家有关部门或机构送交论文的复印件和磁盘。(保密的学位论文在解密后适用本授权说明)学位论文作者签名:穆莉荣签字同期:矽p年弓月争R鬻勿萄翩虢嘶签字同期:乒嘲阵{月啦同油∽弓哆●●■●、-1学位论文的主要创新点本文针对数字锁相环中环路捕捉时间与抗噪声。Iti,q-.台r】匕B的矛盾,设计了一种模数可控制的数字锁相环,能够对数字环路滤波器的模数进行自动调节
2、,实现环路带宽的实时控制。从总体性能分析,该方案提高了DPLL的快速锁定。lI+工1--台日匕e-,,保证了其锁定精度;利用EDA技术构成片内锁相环,提高了其应用频率的范围。一j摘要随着大规模、超高速集成电路的飞速发展,数字系统的集成度越来越高,运算速度越来越快,这使得数字锁相环在数字通信、控制工程及无线电电子学的各个领域中的应用也越来越广泛。由于专用集成电路(ASlC)设计周期长,改版投资大,灵活性差等缺陷制约着它的应用。所以利用可编程逻辑器件(FPGA)设计的数字锁相环,使系统更加灵活,电路体积更Nd,型化,重量更加轻型化,设计成本更低,功耗更小。因此,研究能够嵌入系统
3、芯片内部的数字锁相环,对提高环路的工作性能,具有十分重要的意义。本文对基于FPGA的数字锁相环设计与实现进行了研究。在分析锁相环结构的基础上,建立了模拟锁相环各部件的数学模型及其环路数学模型和动态方程;比较了电荷泵锁相环(模数混合锁相环)与数字锁相环在电路结构、可移植性、工艺、性能等方面的异同点;同时,建立了数字锁相环的线性化模型和传递函数,为基于FPGA数字锁相环设计提供了理论依据。针对基于FPGA硬件实现的特点,在设计中采用了层次化、模块化的设计思想,将整个数字锁相环划分为多个功能模块,利用通用性极高的VHDL语言进行了各功能模块的设计,给出了系统主要模块的设计过程和仿
4、真结果。在设计中采用的仿真设计环境是MAX+PlusII10.0开发平台,通过波形仿真分析验证了设计的合理性、正确性,成功地下载到可编程逻辑器件FPGA予以实现。在设计方法上,本文采用了自顶向下(Top。Down)的设计方法。在设计过程中采用了设计与验证相结合的设计流程,大大提高了设计的可靠性。本文所设计的数字锁相环可以通过对数字环路滤波器的模数进行自动调节,来实现对环路带宽的实时控制。它能够有效地克服环路捕捉时间与抗噪声性能的矛盾,具有同步建立时间短、抗干扰能力强、静态相差小和易于集成等特点。因此,该方案大大提高了DPLL的快速锁定性能,保证了其锁定精度;同时利用EDA技
5、术构成片内锁相环,提高了其应用频率的范围。关键词:数字锁相环;VHDL;在线i叮编程FPGAj.............._JAbstractWiththedevelopmentoflarge—scaleandhigh—speedintegratedcircuits.theintegrationofdigitalsystemsisincreasing,andtheoperationspeedisbecomefasterandfaster.ThesemakethedigitalPLL'sapplicationmorewidelyinvariousfieldsofdi西talc
6、ommunication、controlengineeringandradioelectronic.Becausethedesigncycle。longrevision。massiveinvestments,andpoorflexibilityrestfictstheASIC’Sapplication.BasedonFPGAdesigneddigitalPLLcanmakethesystemmoreflexible,compactcircuitsize,evenlighter,lowerdesigncostandmuchsmallerpowerconsumption.The
7、refore,thestudyofdigitalPLLwhichcanbeembeddedintosystemchip,havegreatsignificanceinimprovingtheloopperformance.Inthisthesis.westudyandimplementationthedigitalPLLbasedonFPG}ADesign.WeestablishedmathematicalmodelanddynamicequationofPLUsvariOUScomponentsbasedonan
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