4235.半加器版图设计报告

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1、版图课程设计报告——半加器姓名：XXXX学号：XXXXX班级：XXX指导老师：XXXX一、半加器的逻辑功能分析1、1、如上图是半加器的逻辑符号和逻辑图。半加器电路是指对两个输入数据位进行加法,输出一个结果位,不考虑数据的进位,也不产生仅为输出的加法器电路。是实现两个一位二进制数的加法运算电路。A和B是相加的两个数，S是半加和数，C是进位数。2、半加器的真值表为：输入输出ABCS00000101100111103、根据半加器的真值表，我们能够得到半加器的逻辑表达式：4、根据逻辑表达式画出线路图画线路图的步骤为：首先打开U

2、NIX系统，新建一个终端，在terminal中输入mkdir后回车，创建文件夹。再输入cp-rfile.tar回车，将file.tar复制到文件夹下。再输入cd回车，打开文件夹。再输入tarxvffile.tar解压file.tar文件。输入zse回车开始画电路图，创建新的文件：ly所画出的线路图如下图：保存后，点check进行电学规则验证（ERC验证）验证结果如下图：待验证无错后再生成网表。一、版图设计与DRC验证（1）在terminal中输入pdt，回车。在进入版图设计界面后，新建new---library---n

3、ewlibrary---输入库名lyz（2）选中新建的librarylyz---cell---newcell---输入版图名ly版图的棒状图如下所示：依照棒状图画好的版图如下图所示：（3）版图说明：图中一共有七条黄色的竖条，是CMOS的栅极，表示有14个晶体管，每条包括一个pmos和一个nmos。大红色虚框表示Nimp（N掺杂），粉色虚框表示Pimp（P掺杂），绿色阴影表示Diff（氧化层），蓝色阴影表示Metal1（金属1层），小正方块表示Cont（通孔），用来连接金属和氧化层和栅极。于是最上面的一块就构成了电源VD

4、D，下面一块和栅极就构成PMOS，再下面一层和栅极就构成了NMOS，最下面一层构成了地VSS。左边第二条和第三条表示上面两个pmos并联，下面两个nmos串联），最左边表示一个反向器，得到输出C=AB。中间第一个和第二个表示(上面两个pmos串联，下面两个nmos并联),然后在和第三个表示得晶体管连接到一起，得到。最右边又连接一个反相器，得到S==（4）在画完版图后要进行设计规则检查（DRC验证），检查版图图形和分层，尺寸是否符合尺寸要求。如果出现错误，要进行改正后再进行验证，如此反复进行直至没有错误。如下图：一、版图

5、的LVS验证在终端输入命令ldc–Iinv.lvs，打开inv.lvs文件对其中版图library名、版图名、电路图名以及网表名进行修改，并删去最后三行。然后进行验证，结果如下图：如果出现错误，可能是电路图和版图不匹配，则要进入版图或者线路图进行检查修改，直至没有错误。一、实验讨论与总结由于第一次接触这个软件，第一次尝试在电脑上进行版图的设计，有很多地方都不了解，都要通过自己对软件的学习才能顺利的进行实验。在画版图和线路图之前，先在纸上大致上进行布局，更改各层的布局，以达到最合理的分布。这样再在电脑上进行画的时候就方便

6、多了。经过这次实验，我总结出了实验中大致上应该注意的几个问题：1、DRC验证就是检查版图的设计是否满足工艺要求。在版图设计过程中如果不注意各各之间的距离，不然就会出现在片子的制作过程中不能合理的进行制作。因此在绘制版图的过程中要随时注意尺寸问题，最好是画完一小块就进行DRC验证一下，否则全部画完后可能有很多错误，而且可能改一处又出一处错。2、画版图或线路图前先自己在草纸上大致排一下布局，这样能大大简化画图的过程。3、绘制版图过程中能复制的块尽量复制，不但能提高速度而且能使版图更工整。4、在画线路图时，也要注意细节。比如

7、可能是某些点没有连接上，或是接电源和地时出现错误。如果出现上图，则说明线路图有逻辑错误，应该从逻辑方面修改线路图。5、在lvs验证时，要保证网表中各名称的正确性和一致性，不然则不能进行lvs验证。如果版图和线路图在标记名称时不一致，也会出现验证错误。所以在画图时，一定要注意名称的完全一致性。