实验一、半加器、全加器实验报告

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1、实验一、、、半加器全加器设计实验报告专业班级：：：学号：：：姓名：：：一一一、一、、、实验目的实验目的1.初步掌握Quartus开发系统的使用2.掌握原理图的设计方法3．掌握组合逻辑电路的设计方法，理解组合电路的特点二二二、二、、、实验原理实验原理加法运算是计算机中最基本的一种算术运算。能完成两个一位二进制数的相加运算并求得“和”及“进位”逻辑电路，称为半加器。全加器是完成两个一位二进制数相加，并考虑低位来的进位，即相当于将三个一位二进制数相加的电路。三三三、三、、、实验内容实验内容1.根据半加器、全加器的真值表，求出输出函数。2.使用原理图设计法，设计半加器、全加器的电路，并下载验证其

2、真值表。四四四、四、、、预习要求预习要求：写出半加器、全加器的真值表1．半加器的真值表(根据输入，写出输出)输入输出abshch00011011根据真值表写出半加器的逻辑表达式：Sh=Ch=2.全加器的真值表（根据输入，写出输出）输入输出abci-1sici000001010011100101110111Si=Ci=思考组合逻辑电路的设计方法：3.半加器、全加器原理图五五五、五、、、操作步骤操作步骤1.使用QuartusII原理图输入方式，将半加器、全加器的原理图输入到计算机中，具体实验步骤：（1）建立工程文件（File/Newprojectwizard…）工程文件必须保存在，建立工程文

3、件时注意选择使用的器件的devicefamily是，device名称是。（2）在工程文件中添加源文件（file/new）在出现的对话框中,选择DesignFiles中的选择（BlockDiagram/SchematicFile/VHDLfile），打开图形编辑器。（3）在原理图编辑窗口输入半加器、全加器原理图，保存文件。在编辑窗口中可调出器件库的对话框，保存文件时，保存在工程文件的文件夹中，文件名直接使用。（4）工程编译（Processing/startcompilation）（5）锁定管脚(Aassignments/pins)写出半加器、全加器输入输出管脚锁定的方案：半加器：输入输出端

4、口实验仪器输入输出对应FPGA管脚a（输入）K1（开关）b（输入）K2（开关）S（输出）D1C（输出）D2全加器:输入输出端口实验仪器输入输出对应FPGA管脚a（输入）K1（开关）b（输入）K2（开关）Ci(输入)K3(开关)S（输出）D1C（输出）D2（6）再次编译（Processing/startcompilation）（7）编程下载（tools/programmer）2.验证半加器、全加器的真值表。根据管脚锁定的方案，操作仪器，记录数据。半加器：输入输出abshch00011011全加器：输入输出abci-1sici000001010011100101110111思考组合逻辑电路的

5、特点：六六六、六、、、实验总结实验总结（总结本次实验收获，实验中应该注意的事项）