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时间:2021-04-20
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1、触发器及时序逻辑电路-(2)例14-1图14-1是由两个4位左移位寄存器A、B(均由维持阻塞D触发器组成)、“与门”C和JK触发器FD组成。A寄存器的初始状态为Q3Q2Q1Q0=1010,B寄存器的初始状态为Q3Q2Q1Q0=1011,FD的初态QD=0,试画出在CP作用下图中Q3A、Q3B、YC、QD的波形。解移位寄存器B的Q3B接DOB,数码在CP作用下不断地循环,Q3B的状态依次为101110111….。移位寄存器A的输入状态DOA=Q3AQ3B,根据给定的初态值,在CP的作用下,Q3A的状态依次是101010101…。YC的波形由Q3A与Q3B相“与”后决定。触
2、发器FD是下降沿触发的JK触发器,QD的波形将随YC的状态变化,并滞后YC的波形半个CP周期。所求波形如图14-2所示。解4位二进制串行加法计数器的工作过程如下:1)进行运算之前,先将各寄存器、触发器清零。2)令SRG4(1)、SRG4(2)处于并行输入状态即S1=S2=1,利用送数脉冲将加数A3A2A1A0和被加数B3B2B1B0分别送入相应的寄存器中。3)令SRG4(1)、SRG4(2)、SRG4(3)中S1=0、S2=1,寄存器处于右移状态,在移位脉冲作用下,SRG4(1)、SRG4(2)中的数据逐位右移(低位在前,高位在后)至全加器,并在全加器中逐位相加。4)每
3、次相加结果,本位和SI存入寄存器SRG4(3)中,进位位存入进位触发器C中,供下一位相加时使用。5)4位数据逐拍加完后,最后结果用取数脉冲由SRG4(3)中取出。需注意的是,计算结果的最高位由进位触发器C的输出端Q取出。例14-3现有两个D触发器,两个JK触发器。其逻辑符号如图14-4a所示。用它们组成异步4位二进制加法计数器,试画出正确的连接线路图。解:首先要把D,JK触发器连成计数形式的T`触发器,即Qn+1=D=Qn;而J=K=1。其次D触发器的CP脉冲无圆圈是上升沿触发,当前一级的Q从1→0进位时应取Q为进位CP端,而JK触发器的CP脉冲有圆圈是下降沿触发,应接
4、前一级的Q段端。再次,置“0”端,有圆圈平时接高电平“1”,无圆圈的应该低电平“0”才能正常工作。连接图如图14-4b所示。Q4RdRdQ1Q2Q3RdRdRdRdRdQQQQQKJJKQQQQQKDDa)Qb)DF1F2F3FdJCP1111图14-4例14-3图例14-4分析图14-5电路实现何种逻辑功能,其中X是控制端,对X=0和X=1分别分析,假定初始状态为Q2=1,Q1=1。CPX=1=111K1Q2Q1Q2Q2J2K2Q1Q1J1Rd解从图14-5可见,X是控制端,CP是时钟脉冲输入端,无数据输入端,该时序电路属于计数器.对其功能分析如下:1)时钟方程CP1
5、=CP2=CP,是同步工作方式。2)驱动方程为:J1=X+Q2K1=1;J2=X+Q1K2=13)列状态转换表如表14-1所示。4)由真值表可知,当X=0时,是同步三进制加法计数器;当X=1时,是同步三进制减法计数器。无效状态Q2Q1=11在上述两种情况下只需一个CP就进入有效状态,因而能自启动。总之,该时序电路是同步三进制可逆计数器,并且能自启动。CPX00000000000000000001111000000000011111111111111111111111111111111111221314111134Q1Q2J1=X+Q2J2=X+Q1K2=1K1=1解1)
6、由表14-2可见,CC40161(CC40160)的Cr可直接进行复位操作,与CP信号无关,这与教材上介绍的T1161(T4161、CC40162、CC40163)需在CP控制下复位,即同步复位有所不同(其他功能相同)。利用Cr端的功能,采用复位法可构成六进制计数器如图14-6a所示。采用同样的方法可构成十、十二进制计数器,只要将与非门的输入端分别接至10、12所对应的状态输出端即可。图略。2)用低位(片1)的进位输出端C1连接高位(片2)的使能端EP2、ET2,两片的CP共同。清零后第15个CP有效边沿到来时,C1输出为1,EP2=ET2=1,片(2)进入计数状态,当
7、第16个CP到来时,片(1)复位归零,片(2)记1个输入脉冲,完成一个进位过程。两个4位二进制计数器级联构成的8位二进制计数器如图14-6所示。3)采用进位输出置数法构成一个183进制计数器。将两个芯片的进位输出端通过一个与与非门产生LD所需的置数脉冲,预置数N=256-183=73,将73所对应的输入信号端接高电平1,其余输入端接低电平0,即将1A(2O)、1D(23)、2C(26)接高电平,其余接地,如图14-7所示。例14-5CMOS器件CC40161;TTL器件T1161、T4161及国外件74LS161、74LS163等都是同步
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