触发器和时序逻辑电路.ppt

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1、第九章触发器和时序逻辑电路9.1触发器9.2计数器9.3寄存器9.4脉冲单元电路9.1触发器9.1.1概述时序逻辑电路不仅具备组合逻辑电路的基本功能，还必须具备对过去时刻的状态进行存储或记忆的功能。具备记忆功能的电路称为存储电路，它主要由各类触发器组成。时序逻辑电路一般由组合逻辑电路和存储电路（存储器）两部分组成，其结构框图如图9-1所示。时序逻辑电路的基本单元是触发器，触发器是一种具有记忆功能的单元电路，它有0和1两种稳定状态。当无外界信号作用时，保持原状态不变；在输入信号作用下，触发器可从一种状态翻转到另一种状态。图9-2为触发器的电路符号示意图，它有两个输出端，分别

2、用Q和表示。要注意是在Q上加一条划线，在图中引出线上加一个小圈，在逻辑表示中就是取反－“非”的含义，即说明两个输出端的状态是相反的，当Q=0时，=1；反之，当Q=1时，=0。触发器一般有1个以上的输入端，此外还有一个触发信号输入端。下一页返回9.1触发器触发器种类很多，根据电路结构，可分为基本触发器、同步触发器、主从触发器和边沿触发器等；根据逻辑功能，又可分为RS触发器、JK触发器、D触发器和T触发器等。9.1.2常见触发器功能介绍⒈基本RS触发器基本RS触发器结构最为简单，是其它各种触发器的基本单元。（1）电路组成图9-3（a）所示是由两个与非门组成的基本RS触发器。它

3、由两个与非门电路交叉连接而成。其中和是两个输入端，Q和是两个互补的输出端，通常规定端的状态为触发器的状态。（2）工作原理上一页返回下一页9.1触发器1）当=1、=0时，触发器置1。因=0，与非门G1的输出Q=1，与非门G2的输入都为高电平1，使输出=0，即触发器被置1。这时，即使=0的信号消失，因=0反馈到G1的输入端，Q端仍保持1状态。因为是在端输入低电平，将触发器置1，所以称端为置1端，也称置位端。端是输入低电平有效。2）当=0、=1时，触发器置0。因=0，与非门G2的输出=1，与非门G1的输入都为高电平1，使输出Q=0，即触发器被置0。这时，即使=0的信号消失，因=

4、1反馈到G1的输入端，Q端仍保持0状态。因为是在端输入低电平，将触发器置0，所以称端为置0端，也称清零端或复位端。3）当==1时，触发器保持原状态不变。若触发器原处于Q=0，=1的0状态时，Q=0反馈到G2的输入端，使与非门G2的输出=1，=1又反馈到G1的输入端，这样，与非门G1的输入都为高电平，输出Q=0，即电路保持0状态；若触发器原处于Q=1，=0的1状态时，电路同样保持1状态。上一页返回下一页9.1触发器4）当==0时，触发器状态不定。当==0时，输出Q==1，这不符Q与互补的关系。而且，当==0的信号同时消失或同时变为1时，Q与的状态将是不定状态，可能是0状态，

5、也可能是1状态。正常工作时，不允许和同时为0。基本RS触发器的逻辑符号如图9-3（b）所示，图中和端的小圆圈以及表示、上面的非号均表示低电平有效。表9-1是由与非门组成的基本RS触发器的逻辑状态表。表中表示触发器在接收信号之前所处的状态，称为初态；表示触发器在接收信号后建立的新的稳定状态，称为次态。“×”号表示不定状态，即输入信号消失后触发器状态可能是“0”，也可能是“1”。由以上分析可知：基本RS触发器有两个状态，它可以直接置“0”或置“1”，并具有记忆功能。２．同步RS触发器上一页返回下一页9.1触发器在数字系统中，为协调各部分的动作，常常要求某些触发器于同一时刻动作

6、。因此，必须引入同步信号，使这些触发器只有在同步信号到达时才按输入信号改变状态。通常把这个同步信号叫做时钟脉冲，或称为时钟信号，简称时钟，用CP表示。这种受时钟信号控制的触发器统称为时钟触发器，以区别于像基本RS触发器那样的直接置位、复位触发器。（1）电路结构图9-4是同步RS触发器的逻辑图，在图中可以看到“与非”门G1、G2构成基本RS触发器，在此基础上，又加了两个“与非”门G3、G4，它们构成导引电路，它们的输入端S，R分别是置“1”端和置“0”，CP是起辅助控制作用的信号输入端，称为时钟脉冲端。在脉冲数字电路中，经常用同一个时钟脉冲信号来控制触发器的翻转时刻。这个时

7、钟脉冲信号可以是正脉冲（高电平）信号，也可以是负脉冲（低电平）信号。本同步RS触发器使用正脉冲信号。上一页返回下一页9.1触发器（2)逻辑功能分析1）CP＝0时，G3、G4被封锁，两个门的输出均为1,此时基本RS触发器的,触发器的输出状态及将保持不变。2）CP＝1时，触发器才会由R、S端的输入状态来决定其输出状态。当S＝1、R＝0时，“与非”门G3输出为“0”，向“与非”门G1送一个置“1”的低电平（负脉冲），使Q＝1；同时“与非”门G4输出为“1”，使得＝0，同步RS触发器被置位。当S＝0、R＝1时，“与非”门G4输出为“0