触发器和时序逻辑电路分析

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1、第21章触发器和时序逻辑电路学习要点：触发器的逻辑功能及使用计数器、寄存器等中规模集成电路的逻辑功能和使用方法555定时器的工作原理及逻辑功能由555定时器构成单稳、多谐触发器的方法触发器是构成时序逻辑电路的基本逻辑部件。它有两个稳定的状态：0状态和1状态；在不同的输入情况下，它可以被置成0状态或1状态；当输入信号消失后，所置成的状态能够保持不变。触发器可以记忆1位二值信号。按其逻辑功能可分为RS触发器、D触发器、JK触发器和T触发器；按其结构可分为同步触发器、主从触发器、维持阻塞型触发器和边沿触发器；按其稳定工作状态可分为双稳态触发器、单稳态触发器、无稳态触发器(多谐

2、振荡器)。21.1双稳态触发器21.1.1RS触发器电路组成和逻辑符号信号输入端，低电平有效。信号输出端，Q=0、Q=1的状态称复位状态(0态),Q=0、Q=1的状态称置位状态(1态)。Q的状态规定为触发器的状态。1.基本RS触发器DDDD工作原理RSQ1001010①RD=0、SD=1时：由于RD=0，不论原来Q为0还是1，都有Q=1；再由SD=1、Q=1可得Q＝0。即不论触发器原来处于什么状态都将变成0状态，这种情况称将触发器置0或复位。RD端称为触发器的置0端或复位端。DDDD0110RSQ010②RD=1、SD=0时：由于SD=0，不论原来Q为0还是1，都有Q=

3、1；再由RD=1、Q=1可得Q＝0。即不论触发器原来处于什么状态都将变成1状态，这种情况称将触发器置1或置位。SD端称为触发器的置1端或置位端。101DDDD1110③RD=1,SD=1时：根据与非门的逻辑功能不难推知，触发器保持原有状态不变，即原来的状态被触发器存储起来，这体现了触发器具有记忆能力。RSQ01010111不变01DDDD0011RSQ10001111不变00不定？④RD=0,SD=0时,Q=Q=1，不符合触发器的逻辑关系。并且由于与非门延迟时间不可能完全相等，在两输入端的0同时撤除后，将不能确定触发器是处于1状态还是0状态。所以触发器不允许出现这种情况

4、，这就是基本RS触发器的约束条件。DDDD逻辑状态表原态：触发器接收输入信号之前的状态，也就是触发器原来的稳定状态。次态(新态)：触发器接收输入信号之后所处的新的稳定状态。DD状态图描述触发器的状态转换关系及转换条件的图形称为状态图01×1/1×/10/01/①当触发器处在0状态，即Qn=0时，若输入信号＝01或11，触发器仍为0状态；RS②当触发器处在1状态，即Qn=1时，若输入信号＝10或11，触发器仍为1状态；RSRS若＝10，触发器就会翻转成为1状态。RS若＝01，触发器就会翻转成为0状态。波形图反映触发器输入信号取值和状态之间对应关系的图形称为波形图RSQQ置

5、1置0置1置1置1保持不允许DD基本RS触发器的特点（1）触发器的次态不仅与输入信号状态有关，而且与触发器的现态有关。（2）电路具有两个稳定状态，在无外来触发信号作用时，电路将保持原状态不变。（3）在外加触发信号有效时，电路可以触发翻转，实现置0或置1。（4）在稳定状态下两个输出端的状态和必须是互补关系，即有约束条件。在数字电路中，凡根据输入信号R、S情况的不同，具有置0、置1和保持功能的电路，都称为RS触发器。2、可控RS触发器SCP＝0时，R=S=1，触发器保持原来状态不变。CP＝1时，工作情况与基本RS触发器相同。DRD逻辑状态表主要特点波形图（1）时钟电平控制。

6、在CP＝1期间接收输入信号，CP＝0时状态保持不变，与基本RS触发器相比，对触发器状态的转变增加了时间控制。（2）R、S之间有约束。不能允许出现R和S同时为1的情况，否则会使触发器处于不确定的状态。不变不变不变不变不变不变置1置0置1置0不变1、主从JK触发器主从JK触发器没有约束。21.1.2JK触发器逻辑状态表时序图维持阻塞型D触发器(a)逻辑图(b)逻辑符号(c)状态表(d)波形图21.1.3D触发器21.1.4触发器逻辑功能的转换转换步骤：（1）写出已有触发器和待求触发器的特性方程。（2）变换待求触发器的特性方程，使之形式与已有触发器的特性方程一致。（3）比较已

7、有和待求触发器的特性方程，根据两个方程相等的原则求出转换逻辑。（4）根据转换逻辑画出逻辑电路图。转换方法：利用令已有触发器和待求触发器的特性方程相等的原则，求出转换逻辑。将JK触发器转换为D和T触发器JK触发器→RS触发器电路图JK触发器→D触发器电路图状态表JK触发器→T触发器在数字电路中，凡在CP时钟脉冲控制下，根据输入信号T取值的不同，具有保持和翻转功能的电路，即当T＝0时能保持状态不变，T＝1时一定翻转的电路，都称为T触发器。逻辑状态表逻辑符号电路图状态图时序图D触发器→T＇触发器本节小结：触发器是数字电路的极其重要的基本单元。触