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1、时序逻辑电路的 设计基本时序电路的设计包括：触发器、寄存器、计数器、分频器、信号发生器等。1.时钟信号常用的描述方式：（1）进程的敏感信号有时钟信号，在进程内部用IF语句描述时钟的边沿条件。（2）在进程中用WAITUNTIL语句描述时钟信号，此时进程没有相应的敏感信号。注意：（1）在对时钟边沿说明时，要注明是上升沿还是下降沿。（1）进程中只能描述一个时钟信号（可综合）。一．时序电路特殊信号的描述最常用的时钟沿表述：上升沿：clock’EVENTANDclock=’1’下降沿：clock’EVENTANDclock=’0’2.触发器的复位信号描述（1）同步复位（2
2、）异步复位二．常用时序电路设计1.触发器（Flip_Flop）（1）D触发器LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYdff1ISPORT(clk,d:INSTD_LOGIC;q:OUTSTD_LOGIC);ENDdff1;PROCESS(clk)BEGINIF(clk'eventANDclk='1')THENq<=d;ENDIF;ENDPROCESS;ENDhav;（2）异步置位/复位D触发器LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYdff2ISPORT(clk,d
3、,clr,pset:INSTD_LOGIC;q:OUTSTD_LOGIC);ENDdff2;ARCHITECTUREhavOFdff2ISBEGINPROCESS(clk,pset,clr)BEGINIF(pset='1')THENq<='1';ELSIF(clr='1')THENq<='0';ELSIF(clk'eventANDclk='1')THENq<=d;ENDIF;ENDPROCESS;ENDhav;（3）同步置位/复位D触发器LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYdff3ISPORT(clk,d,c
4、lr,pset:INSTD_LOGIC;q:OUTSTD_LOGIC);ENDdff3;ARCHITECTUREhavOFdff3ISBEGINPROCESS(clk,pset,clr)BEGINIF(clk'eventANDclk='1')THENIF(pset='1')THENq<='1';ELSIF(clr='1')THENq<='0';ELSEq<=d;ENDIF;ENDIF;ENDPROCESS;ENDhav;（4）带有置位复位的锁存器（Latch）LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYlatch1I
5、SPORT(gate,d,clr,pset:INSTD_LOGIC;--gate为电平信号q:OUTSTD_LOGIC);ENDlatch1;ARCHITECTUREhavOFlatch1ISBEGINPROCESS(gate,d,clr,pset)BEGINIF(pset='1')THENq<='1';ELSIF(clr='1')THENq<='0';ELSIF(gate='1')THENq<=d;ENDIF;ENDPROCESS;ENDhav;（5）T触发器当控制信号T=1时，每来一个时钟信号它的状态就翻转一次；当T=0时，时钟信号到达后它的状态保持不变。L
6、IBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYtff1ISPORT(clk,t:INSTD_LOGIC;q:BUFFERSTD_LOGIC);ENDtff1;ARCHITECTUREhavOFtff1ISBEGINPROCESS(clk,t)BEGINIF(clk'eventANDclk='1')THENIF(t='1')THENq<=notq;ENDIF;ENDIF;ENDPROCESS;ENDhav;LIBRARYIEEE;USEIEEE.std_logic_1164.ALL;ENTITYRSFF2ISPORT(cl
7、k,S,R:INstd_logic;Q,QF:OUTstd_logic);ENDRSFF2;ARCHITECTUREBHVOFRSFF2ISBEGINP1:PROCESS(clk,S,R)VARIABLED:STD_LOGIC;BEGINIF(clk'eventANDclk='1')THENIFR='1'andS='1'THENREPORT"BOTHRANDSIS'1'";--报告出错信息ELSIFR='1'andS='0'THEND:='0';ELSIFR='0'andS='1'THEND:='1';ENDIF;ENDIF;Q<=D;QF<=NOTD;ENDP
8、ROCESS;ENDBH
