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时间:2020-10-04
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1、第6章时序逻辑电路设计6.1基本D触发器的设计6.2JK触发器6.3带异步复位/置位端的使能T触发器6.4基本计数器的设计6.5同步清零的计数器6.6同步清零的可逆计数器6.7同步预置数的计数器6.8带进制的计数器6.9基本移位寄存器的设计6.10同步预置数串行输出移位寄存器6.11循环移位寄存器6.126位双向移位寄存器6.13有限状态机的设计习题6.1基本D触发器的设计时序逻辑电路的输出不但和当前输入有关,还与系统的原先状态有关,即时序电路的当前输出由输入变量与电路原先的状态共同决定。为达到这一目的,时序逻辑电路从某一状
2、态进入下一状态时,必须首先设法“记住”原先的状态。作为时序逻辑电路的基本特征,时序逻辑电路应具有“记忆”功能。触发器是时序电路最常用的记忆元件。本章将首先介绍常用触发器的设计方法,然后介绍常用的时序电路:计数器、寄存器、移位寄存器、状态机等。任何时序逻辑电路都是以时钟信号为驱动信号的,时序电路通常在时钟信号的边沿到来时才发生状态变化。因此,设计时序逻辑电路时,必须要重视时钟信号。VHDL程序描述时钟有两种基本形式,即将时钟放入进程的敏感信号表和用WAIT语句描述时钟。(1)将时钟放入进程的敏感信号描述。只要将时钟信号放入进程
3、的敏感信号表,时钟信号就成为了进程的敏感信号。当时钟有边沿变化时,无论上升沿或下降沿,都会启动进程执行一遍。不同的时序电路对时钟边沿的要求可能不同,有的是上升沿启动,有的是下降沿启动。例如,VHDL程序通常用语句''clk='1'ANDclk'event'''来描述这种边沿变化,其中event表示信号发生变化;clk='1'表示变化后clk的电平为“1”,此语句描述的是上升沿。若要描述下降沿,只要将clk='1'改为clk='0'就可以了。如PROCESS(clk)BEGINIF''clk='0'ANDclk'event''
4、THEN…ENDIF;ENDPROCESS;此外,程序包STD_LOGIC_1164内定义了边沿检测函数rising_edge(上升沿检测函数)和fall_edge(下降沿检测函数),只要打开STD_LOGIC_1164库,这些函数就可直接调用。如IFrising_edge(clk)THEN...ENDIF;当所定义的数据类型为BIT时,用“clk='1'ANDclk'event”肯定没有问题,因为BIT型数据的取值必然是“0”与“1”中取其一。而当所定义的数据类型为STD_LOGIC时,用边沿检测函数则更加合适,因为STD
5、_LOGIC是一个9值类型,“clk='1'ANDclk'event”并不能把该类型数据的所有边沿变化全部表达出来。(2)用WAIT语句描述clk的变化,如WAITUNTILclk='1'一个进程内部一旦有了WAIT语句,就不要使用敏感信号表,反之亦然。WAIT语句或者置于进程的开始,或者置于进程的最后。触发器为具有记忆功能的装置,可储存两种不同的状态:“0”或“1”;借助输入状态的改变,可改变储存的状态。但由于系统需要同步变化,故通常在计时脉冲的上升沿变迁(PositiveTransition)时刻才容许储存数据改变,其他
6、时刻触发器是被“锁住”的。触发器常被用在计数器、寄存器等器件中。D触发器是最常用的触发器,其他的时序电路(包括其他触发器)都可以由D触发器外加一部分组合逻辑电路转换而来。(1)基本D触发器。基本触发器的特征方程为Qn+1=D基本D触发器应具备的脚位:数据输入端:D;时钟输入端:clk;输出端:Q。(2)带异步复位/置位端的同步使能D触发器。所谓异步复位,是指只要复位端有效,不需等时钟的上升沿到来就立刻使JK触发器清零。而异步置位是指只要复位端有效,不需等时钟的上升沿到来就立刻使JK触发置位。若异步复位端与异步置位端同时有效,
7、则输出为不定状态。由于实际硬件情况的复杂性,系统刚开始工作时并不能确保处于所需要的初始状态。这一问题在使用了异步复位信号或异步置位信号后得到了解决。当异步复位信号有效时,输出端立刻为“0”;或当异步置位信号有效时,输出端立刻为“1”。带异步复位/置位端的同步使能D触发器具备的脚位:数据输入端:D;时钟输入端:clk;复位信号端:clrn;置位信号端:prn;使能输入端:ena;输出端:Q。表6-1是带异步复位/置位功能D触发器真值表,从表中可以看出,当预置位端prn(或复位端clrn)有效时(低电平),无论时钟和D端的电平情
8、况怎样,输出都为高电平(或低电平)。而当二者同为低电平,即预置位端与复位端同时有效时,输出不定,用“X”表示。当预置位端prn与复位端clrn均无效时,随着上升沿的到来,输出逻辑与输入端D逻辑值相同。表6-1异步复位/置位端同步使能D触发器真值表输入输出prnclrnenaclkDQ010
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