时序逻辑电路 设计举例课件.ppt

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1、第六章时序逻辑电路设计举例例1：设计一个同步可变模计数器不要求自启动要求提供进位输出YX为控制端，X=0时，为四进制加法计数器X=1时，为五进制加法计数器确定要使用多少个触发器：3个触发器1、设定状态，画出状态转换图。根据题目要求，状态转移表：其状态转换图应为：X=0X=1Q0QQ21X/Y0/00000110100010/00/00/10000110100011/01/01/01001/01/1CPXQ2Q1Q0Q2n+1Q1n+1Q0n+1Y10000001020001010030010011040011000150100××××60101××××70110××××80111××

2、××9100000101010010100111010011012101110001311000001141101××××151110××××161111××××2、选择触发器选用D触发器确定选用多少个D触发器：最多5种状态，所以状态变量的个数n满足2n≥5＝>n=3共需要3个触发器Q2Q1Q0次态／输出卡诺图：011/0100/0010/0001/0×××000/1××××011/0000/1010/0001/00001111000011110XQ2Q1Q0Q2Q1Q0n+1/Y×00100×××0××××00000001111000011110XQ2Q1Q0D2D1D0Y1010

3、×××0××××10100001111000011110XQ2Q1Q0101××0××××10010001111000011110XQ2Q1Q00000×××1××××01000001111000011110XQ2Q1Q0D2=XQ1Q0D1=Q1Q0+Q1Q0D0=Q2Q03.由次态、输出卡诺图求出次态和输出方程Y=Q2+XQ1Q04、逻辑图５、静态检查并记录之６、动态检查例2：设计一个同步可逆计数器不要求自启动要求提供输出Y。X为控制端，X=0时，为三进制加法计数器，Y为进位输出X=1时，为三进制减法计数器，Y为借位输出设计要求：（1）设计并安装电路。（2）静态检查并记录之。（3

4、）动态检查。（4）完成实验报告。1、设定状态，画出状态转换图。根据题目要求，状态转移表：其状态转换图应为：X=0X=10QQ1X/Y0/00010010/00/1CPXQ1Q0Q1n+1Q0n+1Y1000010200110030100014011×××5100101610100071100108111×××1/00010011/01/12、选择触发器选用JK触发器确定选用多少个JK触发器：3种状态，所以状态变量的个数n满足2n≥3＝>n=2共需要2个触发器Q1Q0次态／输出卡诺图：QQ10nnX100001111001/010/0×00/110/100/0×01/0Q1n+1Q0n

5、+1/Y次态卡诺图：Q1的次态卡诺图：3、求各触发器的驱动方程和进位输出方程QQ10nnX10000111100110×001000×01QQ10nn100001111001×010×0Q1n+1XK=11XQn1Q0n×1J10×10××0001111010X1nQQn01K××10010110101×××1×QQ10nnX100001111010×000×1Q0n+1QQ10nn100001111000×110×0YXK0=1X1nQQn00J××10010110101100××X011000××1110×QQ1n0n0K11××14、逻辑图５、静态检查并记录之６、动态检查例3：

6、5421码检测电路的设计用D触发器设计一个5421BCD码检测电路，用于检测串行输入的5421码是否正确。假设5421BCD码是由低位到高位串行输入的，如2的5421码是0010，则按0、1、0、0次序传送。如果在输入过程中代码发生错误——出现非法数码，则检测电路发生一脉冲信号。设计逻辑变量输入变量X：1表示输入1；0表示输入0输出变量F：输入非法5421码时，F=1输入合法5421码时，F=05421码十进制5421码00000100012001030011401005100061001710108101191100S0S1S2S3S4S6S5S7S8S9S10S11S12S13S

7、14S0S0S0S0S0S0S0S0Sx/F0/01/00/00/00/01/0S0S0S0S0S0S0S0S01/01/00/01/00/01/00/01/00/01/00/01/00/01/00/11/10/01/00/11/10/01/00/11/1假设起始状态为S0，5421码检测器原始状态图为2.设定状态：画状态图原始状态转换表x01S0S1/0S2/0S1S3/0S4/0S2S5/0S6/0S3S7/0S8/0S4S9/0S10/0S5S11/