EDA实验指导书Verilog版（页）

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1、实验一QUARTUSII的设计流程［输入方式：文本输入、图形输入、波形输入等］一、实验目的：1、掌握QUARTUSII安装过程；2、熟悉QUARTUSII设计环境;3、掌握QUARTUSII的设计过程。二、实验内容：用文木输入法设计一个半加器。三、实验步骤：一、安装QUARTUSIIo法：第一次安袈QUARTUS雯安裝/二、QUARTUSII设计开发步骤（一）、创建工作文件夹在windows中建立一个文件夹（又称工作库或WORKLIBRARY）,用于保存设计工程项目的冇关文件。注:设计工程项11的有关文件不能保存在根冃录下,必须保存在一个文件夹Z下。例如建立的文件夹：E：

2、HADD（二）、启动QuartusII点击QUARTUSII9.0图标打开QUARTUSII9.0设计窗口。（三）、设计文件输入1、打开输入文件编辑器点击菜单Fileew…新建立一个文木设计文件。用文木输入法输入程序。程序见附录。2、保存文件，文件名名同实体名。后缀.v（四）、全编译（逻辑综合）1、创建工程点击菜单FileNewP呵ectWizard.……进行工程设置。完成工作文件夹的选定、工程名、顶层设计文件名、编程器件的确定等工程。2、编译前的相关设置设置⑴选择PLD芯片：AssignmenmtsSettingsDevice弹出的窗口中选择选择芯片。⑵选择配直

3、芯片的工作方式：八ssignmermitsSettingsDeviceDevice&PinOptions弹出的窗口屮首选General项，在Options栏屮选择Auto-restart-configurationaftererror.⑶选择配置芯片和编程方式:AssignmenmtsSottingsDeviceDovico&PinOptions弹出的窗口中选择Configuration栏，在窗口中设置配置方式，配置芯片和是否生成压缩的配置文件。⑷选择输岀设置：保持默认。⑸选择H标器件闲置引脚的状态：AssignmenmtsSettingsDeviceDe

4、vice&PinOptions弹出的窗口中选择UnusedPins栏，在窗口中对闲置的引脚设置,推荐设置为Asinputtri-stated。执行全程编译：Processing'StartCompilation。完成对设计项目的检错、逻辑综合、结构综合、配置文件生成以及吋序分析。（五）、功能仿真（或时序仿真）建议先做功能仿真，以检验设计项冃的逻辑真确性，这样可以提供设计效率。1＞功能仿真设置:AssignmenmtsSettings弹出的窗口中选择SimulatorSettingso在右边Simulationmode中选择Functional.2^ProcessingG

5、enerateFunctionalSimulationnetlist,生成功能仿真所需的文件。3、建立波形文件并进行功能仿真(l)FileNew,在窗口中选择VectorWaveformCle打开向量波形文件编辑器。⑵设置仿真时间区域：可默认。一般几十微妙。时间区域过长，使仿真吋间变长，影响仿真效率。⑶在向量波形文件编辑器屮添加项目的相关引脚。原则上是所有引脚，但有的项目引脚很多，可以只添加必要的一些引脚。双击向量波形文件编辑器Name栏的空白区域示，会弹出一个“InsertNodeorBus”对话框,在弹出的对话框中选择“NodeFinder—w按钮，则弹出"NodeF

6、inder…”对话框，选择Filter：Pins：all,然后点击List,NodesFound栏将列出所有输入、输出端口。选择要观察的信号，点击“〉”命令按钮加入到观察冃标窗口中。选择0K,则在波形图中加入了待观察信号的图形。或者执行ViewUtilityWindowsNodeFinder命令打开NodeFinder窗口,在弹出的窗口中将所需引脚拖入波形编辑器中。⑷编辑输入波形：对所冇的输入引脚设置合适的波形。⑸启动仿真器:Process!ngStartSimulation.⑹观察分析仿真结果。仿真结果保存于文件“SimulationReport”，此文件在仿真完成

7、后会自动弹出。若仿真结杲有出入，重新修改程序，直到仿真结果没有问题。(六)、进时序仿真，验证设计的时序是否满足设计要求。注：详细的使用说明见教材相关章节及实验材料。附录：半加器程序modulehadd(a,b,s,outl);inputa,b;outputs,outl;assigns=〜a&bl~b&a;assignoutl=a&b;endmodule实验二一位二进制全加器的文本设计实验目的1、巩固QUARTOSII设计过程和设计环境。2、了解Verilog的三种描述方式。3、巩固Verilog语言的构成要素。二、