《eda实验指导书》word版

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1、实验一熟悉QUARTUSⅡ的设计过程[输入方式：文本输入、图形输入、波形输入等]一、实验目的：1、掌握QUARTUSⅡ安装过程；2、熟悉QUARTUSⅡ设计环境；3、掌握QUARTUSⅡ的设计过程。二、实验内容及步骤（一）、安装QUARTUSII。注：第一次安装QUARTUS要安装license。（二）、QUARTUSⅡ设计开发步骤1、在windows中建立一个文件夹，用于保存设计工程项目的有关文件。注：设计工程项目的有关文件不能保存在根目录下，必须保存在一个文件夹之下；文件夹不能用中文，不可带空格，最好也不

2、要用数字。例如建立的文件夹：E：mux.2、点击QUARTUSⅡ7.2打开QUARTUSⅡ7.2设计窗口。点击Fileew…新建立一个文本设计文件。用文本输入法输入程序。程序见附录。3、保存文档并设置工程，对工程文件进行逻辑综合。（查看设计实体的RTL图）4、对设计做功能仿真，验证设计实体逻辑功能。5、管脚锁定并结构综合（适配）。6、进行时序仿真，验证设计的时序是否满足设计要求。7、执行文件汇编，生成下载所需的文件。8、编程下载。注：详细的使用说明见教材相关章节。附录：LIBRARYIEEE;USEIE

3、EE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYCNT10ISPORT(CLK,RST,EN:INSTD_LOGIC;CQ:OUTSTD_LOGIC_VECTOR(3DOWNTO0);COUT:OUTSTD_LOGIC);ENDCNT10;ARCHITECTUREbehavOFCNT10ISBEGINPROCESS(CLK,RST,EN)VARIABLECQI:STD_LOGIC_VECTOR(3DOWNTO0);BEGINIFRST='1

4、'THENCQI:=(OTHERS=>'0');--计数器复位ELSIFCLK'EVENTANDCLK='1'THEN--检测时钟上升沿IFEN='1'THEN--检测是否允许计数IFCQI<"1001"THENCQI:=CQI+1;--允许计数ELSECQI:=(OTHERS=>'0');--大于9，计数值清零ENDIF;ENDIF;ENDIF;IFCQI="1001"THENCOUT<='1';--计数大于9，输出进位信号ELSECOUT<='0';ENDIF;12CQ<=CQI;--将计数值向端口输出E

5、NDPROCESS;ENDbehav;实验二一位二进制全加器的VHDL设计一：实验目的1、巩固QUARTUSⅡ设计过程和设计环境。2、了解VHDL结构体的三种描述方式。3、巩固VHDL语言的构成要素。二、实验内容全加器的结构图如上图。用VHDL语言描述其功能。先描述半加器和或门电路，然后用例化语句将半加器和或门电路连接构成全加器。1、用VHDL语言描述一位二进制全加器中的或门，并编译仿真通过后保存。或门电路程序如下：：LIBRARYIEEE;--或门逻辑描述USEIEEE.STD_LOGIC_1164.ALL

6、;ENTITYor2aISPORT(a,b:INSTD_LOGIC;c:OUTSTD_LOGIC);ENDENTITYor2a;ARCHITECTUREoneOFor2aISBEGINc<=aORb;ENDARCHITECTUREone;功能仿真如图一图一122、用VHDL语言描述一位二进制全加器中的半加器，并编译仿真通过后保存。半加器电路程序如下：LIBRARYIEEE;--半加器描述(1)USEIEEE.STD_LOGIC_1164.ALL;ENTITYhadderISPORT(a,b:INSTD_LOG

7、IC;co,so:OUTSTD_LOGIC);ENDENTITYhadder;ARCHITECTUREfh1OFhadderisSIGNALabc:STD_LOGIC_VECTOR(1DOWNTO0);BEGINabc<=a&b;PROCESS(abc)BEGINCASEabcISWHEN"00"=>so<='0';co<='0';WHEN"01"=>so<='1';co<='0';WHEN"10"=>so<='1';co<='0';WHEN"11"=>so<='0';co<='1';WHENOTHERS=>

8、NULL;ENDCASE;ENDPROCESS;ENDARCHITECTUREfh1;功能仿真如图2图二3、全加器顶层描述程序LIBRARYIEEE;--1位二进制全加器顶层设计描述USEIEEE.STD_LOGIC_1164.ALL;ENTITYfadderISPORT(ain,bin,cin:INSTD_LOGIC;cout,sum:OUTSTD_LOGIC);ENDENTITYfadder;1