eda实验指导(基于verilog)

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1、实验一简单的QUARTUSII实例设计一、实验目的1、通过一个简单的3—8译码器的设计,掌握组合逻辑电路的设计方法。2、初步了解QUARTUSII原理图输入设计的全过程。3、掌握组合逻辑电路的静态测试方法。二、实验原理3-8译码器三输入，八输出。当输入信号按二进制方式的表示值为N时，输出端标号为N的输出端输出高电平表示有信号产生，而其它则为低电平表示无信号产生。因为三个输入端能产生的组合状态有八种，所以输出端在每种组合中仅有一位为高电平的情况下，能表示所有的输入组合。其真值表如表1-1所示输入输出ABCD7D6D5D4D3D2D1D000000000001001000

2、0001001000000100011000010001000001000010100100000110100000011110000000表1-1三-八译码器真值表译码器不需要像编码器那样用一个输出端指示输出是否有效。但可以在输入中加入一个输出使能端，用来指示是否将当前的输入进行有效的译码，当使能端指示输入信号无效或不用对当前信号进行译码时，输出端全为高电平，表示无任何信号。本例设计中没有考虑使能输入端，自己设计时可以考虑加入使能输入端时，程序如何设计。一、实验内容在本实验中，用三个拨动开关来表示三八译码器的三个输入（A、B、C）；用八个LED来表示三八译码器的八个

3、输出（D0-D7）。通过输入不同的值来观察输入的结果与三八译码器的真值表（表1-1）是否一致。实验箱中的拨动开关与FPGA的接口电路如下图1-1所示，当开关闭合（拨动开关的档位在下方）时其输出为低电平，反之输出高电平。其电路与FPGA的管脚连接如表1-2所示图1-1拨动开关与FPGA接口电路信号名称FPGAI/O名称核心板接口管脚号功能说明K[0]Pin_AH12JP1_102‘K1’ButtonK[1]Pin_AF14JP1_104‘K2’ButtonK[2]Pin_AA8JP1_107‘K3’ButtonK[3]Pin_AB8JP1_109‘K4’ButtonK[

4、4]Pin_AE4JP1_111‘K5’ButtonK[5]Pin_AC5JP1_113‘K6’ButtonK[6]Pin_AF12JP1_103‘K7’ButtonK[7]Pin_AG12JP1_105‘K8’ButtonK[8]Pin_AA10JP1_108‘K9’ButtonK[9]Pin_U8JP1_110‘K10’ButtonK[10]Pin_AE3JP1_112‘K11’ButtonK[11]Pin_AD4JP1_114‘K12’Button表1-2拨动开关与FPGA管脚连接表LED灯与FPGA的接口电路如图1-2所示，当FPGA与其对应的端口为高电平时L

5、ED就会发光，反之LED灯灭。其与FPGA对应的管脚连接如表1-3所示。图1-2LED灯与FPGA接口电路信号名称FPGAI/O名称核心板接口管脚号功能说明LED[0]Pin_AE8JP2_81LED1displayLED[1]Pin_J22JP2_86LED2displayLED[2]Pin_M24JP2_87LED3displayLED[3]Pin_L24JP2_89LDE4displayLED[4]Pin_L23JP2_90LED5displayLED[5]Pin_H23JP2_91LED6displayLED[6]Pin_H24JP2_92LED7displa

6、yLED[7]Pin_F24JP2_93LED8displayLED[8]Pin_E24JP2_94LED9displayLED[9]Pin_F22JP2_96LED10displayLED[10]Pin_E22JP2_97LED11displayLED[11]Pin_F21JP2_98LED12display表1-3LED灯与FPGA管脚连接表一、实验步骤下面将通过这个实验，向读者介绍QUARTUSII的项目文件的生成、编译、管脚分配以及时序仿真等的操作过程。1、建立工程文件1)选择开始>程序>Altera>QuartusII8.1>QuartusII8.1(32B

7、IT)，运行QUARTUSII软件。或者双击桌面上的QUARTUSII的图标运行QUARTUSII软件，出现如图1-3所示，如果是第一次打开QUARTUSII软件可能会有其它的提示信息，使用者可以根据自己的实际情况进行设定后进入图1-3所示界面。图1-3QUARTUSII软件运行界面2)选择软件中的菜单File>NewProjectWizard，新建一个工程。如图1-4所示。3）点击图1-4中的NEXT进入工作目录，工程名的设定对话框如图1-5所示。第一个输入框为工程目录输入框，用户可以输入如e:/eda等工作路径来设定工程的目录，设定好后，所有的生