EDA实验指导书)（页）

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1、硬件描述语言实验指导书电子技术教研室实验一半加器和全加器的设计一、实验口的1、掌握图形的设计方式；2、掌握口建元件及调用白建元件的方法;3、熟练掌握MAXPLUSII的使用。二、实验内容1、熟练软件基本操作，完成半加器和全加器的设计;2、止确设置仿真激励信号，全面检测设计逻辑；3、综合下载，进行硬件电路测试。三、实验原理1、半加器的设计半加器只考虑了两个加数本身，没有考虑由低位來的进位。半加器真值表：被加数A加数B和数S进位数C0000011010101101半加器逻辑表达式：S=AB+AB=A㊉C=AB2.全加器的设计全加器除考虑两个加数外，还考虑了低位的进位。全加器真值表：Ai

2、BiQ-iSiCi0000000110010100110110010101011100111111全加器逻辑表达式：Si=Ai©Bi㊉Cqi；四、实验步骤1、完成图形半加器设计。2、完成VHDL半加器设计与仿真（记录仿真波形）。3、完成VHDL全加器设计与仿真（记录仿真波形）。4、利用半加器元件进行图形的全加器设计。五、思考题：1、怎样自建元件？自建元件的调用要注意什么？实验二多路选择器一、实验目的1.熟练掌握多路选择器的设计方法；2.用VIIDL语言中不同的语句来描述。二、实验原理四选一多路选择器的原理如卜•图及卜•表，由si,SO來选择dO,dl,d2,d3的信号，并使其能在Q

3、上输出。S1soQ00do01d110d211d3XX0三、实验内容1、用VHDL语言的不同语句分别描述任务选择器，并通过编译仿真比较不同语句描述的区别。2、通过仿真下载并通过硬件验证实验结杲。四、实验报告要求1、写出几种不同的VHDL源程序；2、画出电路的时序仿真波形；3、分析不同VHDL语句的优劣；4、写出设计心得体会。五、思考题：1、如何设计一个3选1的选择器?实验三JK触发器的设计一、实验口的1、掌握JK触发器的原理；2、掌握JK触发器的VHDL描述；3、掌握VHDL中信号的特性与使用方法。二、实验内容1、完成JK触发器的VHDL设计；2、止确设置仿真激励信号，全面检测设计

4、逻辑；3、综合下载，进行硬件电路测试。三、实验原理JK触发器是基本的时序电路。在这次实验中要注意时钟信号的设置与判断，要求设计上升沿触发的JK触发器。具体设计程序由学生自己完成。四、实验步骤1、了解JK触发器的工作原理。2、用VHDL文本方式设计一个时钟上升沿触发的D触发器。4、进行JK触发器的设计仿真（记录仿真波形）。5、进行JK触发器的设计下载与测试。五、思考题1、时钟边沿判断的方法有哪些？2、由D触发器元件可以构造出具有什么功能的电路？实验四二位加法计数器的设计一、实验口的1、掌握二位加法计数器的原理；2、掌握二位加法计数器的VHDL描述。3、深入理解VHDL中元件例化的意义

5、。二、实验内容1、完成带进位功能二位加法计数器的VHDL设计;2、止确设置仿真激励信号，全面检测设计逻辑；3、综合下载，进行硬件电路测试。三、实验原理1、二位加法计数器中使用了矢量类型的数据，用来表示计数的数值。2、元件的例化就是元件的调用，是层次化设计的基础。貝体设计程序由学生自己完成。四、实验步骤1、了解二位加法计数器的工作原理。2、用VHDL文本方式设计二位加法计数器。3、进行二位加法计数器的设计仿真（记录仿真波形）。4、进行二位加法计数器的设计下载与测试。五、思考题1、怎样设计“减法”计数器？2、进位信号的设置应注意什么？实验五十进制计数器的设计一、实验口的1、掌握流程控制

6、语句（IF语句和CASE语句）的使用。；2、掌握计数器进制的设置原理。3、熟练掌握矢量类型数据与进程语句的使用。4、掌握IF语句的嵌套使用方法，二、实验内容1、完成多功能十进制加法计数器的VHDL设计。2、止确设置仿真激励信号，全面检测设计逻辑。3、综合下载，进行硕件电路测试。三、实验说明十进制计数器的VHDL设计的关键在于计数位宽的设置与进制的设置，通常应具有以下功能：清零、使能、向高位进位。要注意进位信号的处理，进位信号的脉宽处理与产生时间处理。四、实验步骤1、了解十进制计数器的工作原理。2、用VHDL文本方式设计十进制加法计数器。3、进行十进制加法计数器的设计仿真（记录仿真波

7、形）。4、进行十进制加法计数器的设计下载与测试。五、实验报告要求及思考题：1、进制数与计数最大值的关系是什么？2、能否设计出可改变参数的通用的计数器？怎样设计？实验六八位双向移位寄存器的设计一、实验口的1、掌握八位双向移位寄存器的基木原理。2、掌握八位双向移位寄存器的VHDL描述。二、实验内容1、完成八位双向移位寄存器的VHDL设计；2、正确设置仿真激励信号，全面检测设计逻辑；3、综合下载，进行硬件电路测试。三、实验原理八位双向移位寄存器具有数据左移、右移和预置数功能