eda编码器译码器设计

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1、VHDL语言的编码器1.设计原理1.1编码器的设计VHDL是一种行为描述语言，其编程结构类似于计算机中的C语言，在描述复杂逻辑设计时，非常简洁，具有很强的逻辑描述和仿真能力，是未来硬件设计语言的主流。在本设计中，应用VHDL语言，在Altera公司的QuartusII7.2软件环境下，按照自顶而下的设计方法，对编译码器进行设计仿真。根据给定的(n,k)值选定生成多项式g(x)，即从xn+1的因子屮选一个(n-k)次多项式作为，假设给定信息码组为m(x)=(mk-1，mk-2…mO),其次数小于k，则xn-km(x)

2、的次数必定小于n。用g(x)除xn-km(x),得到余式r(x),r(x)的次数必定小于g(x)的次数，即小于(n-k)。将此余式r(x)加于信息位之后作为监督位，即r(x)和xn-km(x)相加，得到多项式必定是一个码组多项式。因为它必定能被g(x)整除，且商的次数不大于(k-1)。根裾以上原理，循环码的编码步骤可以归纳如下：(1)用xn-k乘信息码m(x),这一运算实际上是在信息码后附加上(n-k)个“0”。(2)用g(X)除xn-km(X)，得到商Q(X)，(3)编出的码组T(x)=xn-km(x)+r(X)

3、。由此可见，编码的核心是如何确定余式r(x),找到r(x)后，可直接将其所代表的编码位附加到信息位之后，完成编码。编码电路可采用(n-k)级反馈移位寄存器和异或门(模2力口)组成的除法电路实现。2.设计步骤2.1VHDL设计流程循环码编译系统的结构循环码编译系统结构图如图所示。由定时控制中.元信码发生器、编码器单元、模拟错码发生器、错码位置计算单元、纠错单元组成。其中错码位置计算单元和纠错单元合在一起构成译码器。仿道2.2程序流程分析丁化frjL攻人nfcf.i赵扒mi倒断柃坫s-win该程序流程主要通过输入

4、一组叫位信息码组，然G根据编码C•的余数输岀对编码进行检错判断，若输出余数为000则无错码。2.3程序设计根据程序流程图编写程序，源程序如下所示：编码器设计：LIBRARYieee;USEieee.std_logic_l164.all;ENTITYcycle_74ISPORT(datain:INSTD.LOGIC;clk’clr:INSTD_LOGIC;tout:outstd_logic_vector(6downto0));ENDcycle_74;ARCHITECTUREarc_cycleOFcycle_74ISS

5、IGNALdO，d1,d2:STD_LOGIC;signaldataout:stdjogic;signaldin:std_logic_vector(6downto0);-•signaldin:std_logic_vector(6downto0):=H0000000n;BEGINukprocess(elk)variableg:std一logic;variablem:integerrange1to8;beginif(elk'eventandclk='l')thenifclr=Tthenm:=l;dataout<=’0’

6、；elseifm<=8thenifm<=4thendataout<=datain;casemiswhen1=>din(6)<=dataout;when2=>din(6)<=dataout;when3=>din(5)<=dataout;when4=>din(4)<=dataout;when5=>din(3)<=dataout;when6=>din(2)<=dataout;when7=>din(l)<=dataout;when8=>din(0)<=dataout;endcase;g:=datainXORd2;elsed

7、ataout<=d2;casemiswhen1=>din(6)<=dataout;when2=>din(6)<=dataout;when3=>din(5)<=dataout;when4=>din(4)<=dataout;when5=>din(3)<=dataout;when6=>din(2)<=dataout;when7=>din(l)<=dataout;when8=>din(0)<=dataout;endcase;g:母，endif;d2<=d1;dl<=gXORdO;dO<=g;endif;tout<=din;

8、endif;endif;endprocessu1;endarc_cycle;2.4系统仿真编码器仿真Name:Value:1n^-clkJLJ1clr0datain0tout-沙din■mB0101500.0ns□VInrumITlJUUUULTULnJUTJLrUTJLrLoooooooI000K1101000X11010010000000I.X11000