译码器与编码器的设计与仿真

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1、译码器与编码器的设计与仿真1.实验目的a.参照芯片74LS138的电路结构，用逻辑图和VHDL语言设计3-8译码器。b.参照芯片74LS148的电路结构，用逻辑图和VHDL语言设计8-3优先编码器。2.实验内容的详细说明2.174148：8-3优先编码器（8to3PriorityEncoder）2.1.1设计思想先定义八个输入四个输出的实体，然后定义结构体，再定义一个进程利用利用if的嵌套来体现使能端与输入信号的优先级，再利用if和elseif的结构来选择不同输入时输出信号的不同。2.1.2实验原理1）优先编码器逻辑图优先编码器逻辑图2）优先编码器真值表INPUTSO

2、UTPUTSEN0N 1N  2N 3N 4N 5N 6N 7N A2  A1 A0GSEO1×  ×××××××1    1  1110×  ××××××  00  0  0010×  ×××××  0  10  0  1010×  ××××  0  1  10  1  0010×  ××× 0  1  1  10  1  1010×  ××0  1  1  1  11  0  0010×  ×  0  1  1  1  1  11  0  1010×  0  1  1  1  1  1  11  1  00100 1  1  1   1  1  1  11  1 

3、 10101  1  1  1  1  1  1  11  1  1102.1.3VHDL程序（详见附录1）2.1.4仿真结果优先编码器画图-功能仿真波形图优先编码器VHDL-功能仿真波形图2.274138：3-8译码器（3to8Demultiplexer）2.2.1设计思想先定义六个输入八个输出的实体，再定义结构体和一个用来先存储输出信号组合新的信号，用with..when来将不同输入组合时将不同的输出信号赋给存储信号，当使能端输入组合为100时，将存储信号赋给输出，否则将“1111111”赋给输出信号组合。2.2.2实验原理1）74138（3-8译码器）逻辑图74

4、138逻辑图2）74138逻辑功能真值表INPUTOUTPUTSelectEnableCBAG1￣G2A￣G2B￣Y￣7￣Y￣6￣￣Y￣5￣￣Y￣4￣Y￣3￣Y￣2￣Y￣1￣Y￣0××××××000001010011100101110111×110××100100100100100100100100111111111111111111111110111111011111101111110111111011111101111110111111011111112.2.3VHDL程序（详见附录2）2.2.4仿真结果74138画图-逻辑功能仿真波形图74138VHDL-逻辑功

5、能仿真波形图3.实验总结：通过本次实验，我对优先编码器和译码器的逻辑功能有进一步的了解，了解到译码器与编码器的功能正好相反，编码器是将各种输入信号转换成一组二进制代码，而译码器则是用一组二进制代码来产生各种独立的输出信号。4.附录（VHDL程序）4.1附录1LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYV74148ISPORT(EIN:INSTD_LOGIC;D:INSTD_LOGIC_VECTOR(0TO7);A:OUTSTD_LOGIC_VECTOR(0TO2

6、));ENDV74148;ARCHITECTUREV74184_AOFV74148ISSIGNALA_I:STD_LOGIC_VECTOR(0TO2);BEGINPROCESS(D,A_I,EIN)BEGINIF((NOTEIN)='1')THENIF(D(7)='0')THENA_I<="111";ELSIF(D(6)='0')THENA_I<="110";ELSIF(D(5)='0')THENA_I<="101";ELSIF(D(4)='0')THENA_I<="100";ELSIF(D(3)='0')THENA_I<="011";ELSIF(D(2)='0')T

7、HENA_I<="010";ELSIF(D(1)='0')THENA_I<="001";ELSIF(D(0)='0')THENA_I<="000";ENDIF;ELSEA_I<="ZZZ";ENDIF;A<=A_I;ENDPROCESS;END;4.2附录2LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYV74138ISPORT(G1,G2A_L,G2B_L:INSTD_LOGIC;A:INSTD_LOGIC_VECTOR(2DOWNTO0);Y_L:OUTSTD_LOGIC_VECTOR(0TO7));EN