实验三译码器与编码器的设计与仿真.docx

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1、实验三-译码器与编码器的设计与仿真————————————————————————————————作者：————————————————————————————————日期：实验三译码器与编码器的设计与仿真一、实验目的：实现译码器与编码器的设计与仿真。二、实验内容1．用逻辑图设计3-8译码器，再用VHDL语言设计参数化的译码器；2．参照芯片74LS148的电路结构，用逻辑图和VHDL语言设计8-3优先编码器。三、实验步骤。（一）、8-3编码器、3-8译码器的逻辑图及逻辑表达式。1.8-3编码器：逻辑框图：逻辑图：2.3-8译码器：2.3-8译码器：

2、逻辑框图：逻辑图：（二）用VHDL语言设计8-3编码器、参数化的译码器。1.8-3编码器：libraryieee;useieee.std_logic_1164.all;entitybianmaqiisport(clk,clr:instd_logic;d:instd_logic_vector(7downto0);q:outstd_logic_vector(2downto0));endbianmaqi;architectureyofbianmaqiisbeginprocess(d)begincasediswhen"01111111"=>q<="000"

3、;when"10111111"=>q<="001";when"11011111"=>q<="010";when"11101111"=>q<="011";when"11110111"=>q<="100";when"11111011"=>q<="101";when"11111101"=>q<="110";when"11111110"=>q<="111";whenothers=>q<="111";endcase;endprocess;endy;2.3-8译码器：libraryIEEE;useIEEE.std_logic_1164.all;entityyi

4、maqiisport(A:instd_logic_vector(2downto0);S1,S2,S3:instd_logic;Y:outstd_logic_vector(7downto0));endentity;architectureyimaqiofyimaqiissignals:std_logic_vector(2downto0);beginS<=S1&S2&S3;process(A,S)beginY<=(others=>'1');ifS="100"thencaseAiswhen"000"=>Y<="11111110";--0when"001"

5、=>Y<="11111101";--1when"010"=>Y<="11111011";--2when"011"=>Y<="11110111";--3when"100"=>Y<="11101111";--4when"101"=>Y<="11011111";--5when"110"=>Y<="10111111";--6when"111"=>Y<="01111111";--7whenothers=>NULL;endcase;endif;endprocess;endarchitecture;四、实验仿真结果。1.8-3编码器：2.3-8译码器：五、总结。

6、通过这次实验，真实感受到做仿真时合理的将同类型输入输出合并的好处。但是合并时需要注意合并顺序，比如是从大到小，从小到大。经常忘记改变它们的顺序。