ASK编码器与译码器设计.doc

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1、项目十ASK编码器与译码器设计班级：09电信姓名：曾珍学号：331.实训目标1)设计m序列发生器；2)设计ASK编码器；3)设计ASK译码器；4)在EDA-V平台上实现该设计，并使用示波器观察并记录输出波形。2.实训内容1)根据系统框图完成信号发生器的设计。2)在EDA-V系统上实现该设计。3)使用示波器观察ASK译码器的输出波形，将此波形与ASK编码器的输入波形进行比较，看ASK编译码是否成功，并记录波形的频率以及幅值。3.实训数据1)画出所设计的系统原理图，并附上每个模块的程序代码。M序列发生器libraryieee;useieee.std_logic_1164.all

2、;useieee.std_logic_unsigned.all;entitymserisport(clk:instd_logic;load:instd_logic;mserout:outstd_logic);endmser;architectureoneofmserissignalmsecom:std_logic_vector(3downto0);beginprocess(clk)beginifclk'eventandclk='1'thenifload='0'thenmsecom<="0110";mserout<=msecom(3);elsemsecom(3downto1)

3、<=msecom(2downto0);msecom(0)<=msecom(3)xormsecom(0);mserout<=msecom(3);endif;endif;endprocess;endone;译码器libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityaskcodeisgeneric(cnthigh:integer:=3;cntperiod:integer:=7);port(clk:instd_logic;datain:instd_logic;askcodeout:o

4、utstd_logic);endaskcode;architecturebehaveofaskcodeissignalfsig:std_logic;signalcnt:integerrange0to255;beginprocess(clk)beginifclk'eventandclk='1'thenifcnt=cnthighthenfsig<='1';cnt<=cnt+1;elsifcnt=cntperiodthenfsig<='0';cnt<=cnt+1;cnt<=0;elsecnt<=cnt+1;endif;endif;endprocess;process(clk)be

5、ginifclk'eventandclk='1'thenifdatain='1'thenaskcodeout<=fsig;elseaskcodeout<='0';endif;endif;endprocess;endbehave;编码器libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityaskdecisgeneric(cntperiod:integer:=7);port(clk:instd_logic;askcodein:instd_logic;dataout:outstd_l

6、ogic);endaskdec;architecturebehaveofaskdecissignalcnt:integerrange0to255;signaldatacom:std_logic_vector(1downto0);signaldatareg:std_logic;beginprocess(clk)beginifclk'eventandclk='1'thendatacom<=askcodein&datacom(1);endif;endprocess;process(clk)beginifclk'eventandclk='1'thenifdatacom="10"th

7、enif(cntcntperiod-2)thendataout<='1';cnt<=0;endif;elsifcnt>(cntperiod+1)thendataout<='0';cnt<=0;elsecnt<=cnt+1;endif;endif;endprocess;endbehave;1)记录仿真结果，要求至少包括10个周期的仿真输出数据。CLK：M序列发生器的时钟信号5KHZCLK1：编码器，译码器的时钟信号20KHZLOAD：ASKCODEOUT：编码器输出MSERO