基于电压降与时钟树优化的rf芯片数字后端设计

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中文图书分类号：TN47密级：公开UDC：38学校代码：10005硕士专业学位论文PROFESSIONALMASTERDISSERTATION论文题目：基于电压降与时钟树优化的RF芯片数字后端设计论文作者：黄芝文专业类别/领域：集成电路工程指导教师：彭晓宏论文提交日期：2017年4月 UDC：38学校代码：10005中文图书分类号：TN47学号：S201402211密级：公开北京工业大学硕士专业学位论文（全日制）题目基于电压降与时钟树优化的：RF芯片数字后端设计英文题目DIGITALBACK：-ENDDESIGNOFRFCHIPWITHOPTIMIZINGIR-DROPANDCLOCKTREE论文作者：黄芝文专业类别/领域：集成电路工程研究方向：数字电路后端设计申请学位：工程硕士专业学位指导教师：彭晓宏（副）教授所在单位：信息学部微电子学院答辩日期：2017年5月授予学位单位：北京工业大学 独创性声明本人声明所呈交的论文是我个人在导师指导下进行的研究工作及取得的研究成果。尽我所知，除了文中特别加以标注和致谢的地方外，论文中不包含其他人已经发表或撰写过的研究成果，也不包含为获得北京工业大学或其它教育机构的学位或证书而使用过的材料。与我一同工作的同志对本研究所做的任何贡献均已在论文中作了明确的说明并表示了谢意。签名：黄芝文日期：2017年5月25日关于论文使用授权的说明本人完全了解北京工业大学有关保留、使用学位论文的规定，即：学校有权保留送交论文的复印件，允许论文被查阅和借阅；学校可以公布论文的全部或部分内容，可以采用影印、缩印或其他复制手段保存论文。（保密的论文在解密后应遵守此规定）签名：黄芝文日期：2017年5月25日导师签名：彭晓宏日期：2017年5月25日 摘要摘要随着集成电路技术与制造工艺的飞速发展，晶体管特征尺寸持续缩小，芯片集成度与时钟频率不断提高，由互连线延迟引起的时序收敛困难、功耗增加以及功耗与寄生电阻增大带来的电源网络可靠性问题，对集成电路数字后端设计提出了更高的要求。因此，一个合理的布局规划与满足时序收敛的低功耗时钟树综合是数字后端物理实现过程中保证芯片功能及其可靠性的重要环节。本论文基于一款RF通信芯片的物理设计与实现，对布局规划与时钟树综合进行了重点研究。基于布局规划基础理论，本文对该款RF芯片进行了布局规划，并在电源网络可行性分析的基础上，针对出现的电压降与电迁移问题，采用一种增加电源电压供电口处单元数量与平均分布地电压供电口的方式，并结合电源网络金属层与线宽优化，缓解了电压降并消除了电迁移热点问题；时钟树综合阶段，通过设置合理的单元尺寸与时钟网络参数完成了该款RF芯片的时钟树综合。针对物理实现过程中遇到的关于分频器建立时间违例问题，提出了一种ExcludePin设置的方法，完成了时序收敛。同时结合初步时序结果与芯片设计特点，提出了一种反相器构建时钟树的低功耗时钟树综合方案。本论文在SMIC0.18µm工艺下完成了该款RF芯片的数字后端设计，基于论文中提出的电压降与时钟树优化方案，电源电压降由最初的30.72mV降低到13.68mV，对地反弹值由最初的34.70mV降低到3.79mV，电源压降与对地反弹最大占电源电压的1.06%，远小于3%的设计要求。同时在完成时序收敛的基础上使芯片总功耗由53.96mW降低到46.46mW，总体降低了13.90%。芯片最终成功进行流片，通过了功能测试并进入量产。关键词：布局规划；电压降；时钟树综合；时序收敛；低功耗I AbstractAbstractWiththerapiddevelopmentofintegratedcircuittechnologyandmanufacturingprocess,thefeaturesizeoftransistorcontinuestoscaledownandtheintegrationandtheclockfrequencyarebeingimprovedmuch.Moreeffectduetointerconnectdelayleadstothetimingclosuredifficultiesandincreasedpowerconsumption.Furthermorethereliabilityissueonpowermeshisintroducedbymorepowerconsumptionandparasiticresistances.Nowadaystherequirementsonbackenddesignaremuchstricterthanbefore.Therefore,areasonablefloorplanandalowpowerclocktreesynthesisfortimingclosurearenecessarytoguaranteethefunctionalitiesandreliabilitiesofintegratedcircuits.Inthisthesis,thephysicaldesignandimplementationofaRFcommunicationchipwerepresented;especiallytheanalysisanddesignoffloorplanandclocktreesynthesiswerefocused.ThedesignoftheRFchipfloorplanwasdiscussedwithfollowingthebasicrules.Basedonthefeasibilityanalysisofpowermesh,aimingatthepotentialproblemsofIR-dropandelectromigrationhot,severalmethodswereproposed,whichincludingincreasingthenumberofVDDpowersupplyI/Ocells,equallydistributinggroundsupply,andoptimizingmetallayersandwidthofpowermesh.Bydoingso,theIR-dropwasdecreasedandelectromigrationhotswereeliminated.TheclocktreesynthesisofRFchipwasaccomplishedbysettingreasonablecellsizeandclocknetworkparameters.Themethodofusing“excludepin”settingwasutilizedtoresolvethesetuptimeviolationofdivider.Combiningthepreliminarytimingresultsandthecharacteristicsofthechip,alowpowerclocktreesynthesisstrategywithinverterstructurewasproposed.Theback-enddesignoftheRFchipwascompletedinSMIC0.18µmCMOS.WithusingtheproposedIR-dropandclocktreeoptimizationstrategyandcomparingwiththetraditionaldesign,thepowervoltagedropwasdecreasedfrom30.72mVto13.68mVandgroundbouncedecreasesfrom34.70mVto3.79mV.Theoverallvoltagedropincludingpowerandgroundbounceaccountedonlyfor1.06%ofthesupplyvoltageof1.8V,farlessthanthedesignrequirementof3%.Meanwhilethetotalpowerconsumptionofthechipwasreducedfrom53.96mWto46.46mW,whichwas13.90%decreasing.Finallythechipwastapedoutandworkswell.Andithasgoneintofullmask.III 北京工业大学工程硕士专业学位论文Keywords:floorplan;IR-Drop;clocktreesynthesis;timingclosure;lowpowerIV 目录目录摘要................................................................................................................................IAbstract.......................................................................................................................III第1章绪论...........................................................................................................-1-1.1课题研究背景................................................................................................-1-1.1.1集成电路发展概况.................................................................................-1-1.1.2深亚微米下的设计挑战.........................................................................-2-1.2国内外研究现状............................................................................................-3-1.3课题来源........................................................................................................-4-1.4论文组织结构................................................................................................-4-第2章布局规划...................................................................................................-7-2.1数字后端设计基本流程................................................................................-7-2.2布局规划基本理论........................................................................................-8-2.3布局规划主要内容........................................................................................-9-2.3.1宏单元的摆放.........................................................................................-9-2.3.2I/O单元布局..........................................................................................-10-2.3.3电源规划...............................................................................................-12-2.4电源网络的可行性分析..............................................................................-14-2.4.1电压降分析...........................................................................................-14-2.4.2电迁移分析...........................................................................................-15-2.5本章小结......................................................................................................-16-第3章时钟树综合.............................................................................................-17-3.1时钟信号......................................................................................................-17-3.1.1时钟信号的产生...................................................................................-17-3.1.2时钟信号性能参数...............................................................................-18-3.2时钟树综合..................................................................................................-20-3.2.1时钟树综合基本原理...........................................................................-20-3.2.2时钟网络分布结构...............................................................................-21-3.3时钟树与时序分析......................................................................................-22-3.3.1时序路径与时序收敛...........................................................................-22-V 北京工业大学工程硕士专业学位论文3.3.2带有时钟偏差的时序分析...................................................................-24-3.4时钟树与功耗分析......................................................................................-25-3.4.1CMOS电路功耗来源............................................................................-26-3.4.2时钟树功耗分析...................................................................................-26-3.5本章小结......................................................................................................-27-第4章RF芯片数字后端设计...........................................................................-29-4.1RF芯片布局规划.........................................................................................-29-4.1.1I/O单元布局..........................................................................................-29-4.1.2电源网络规划.......................................................................................-31-4.1.3电源网络可行性分析...........................................................................-32-4.1.4基于电压降的布局优化.......................................................................-34-4.1.5优化结果分析.......................................................................................-37-4.2RF芯片时钟树综合.....................................................................................-39-4.2.1时钟树综合...........................................................................................-40-4.2.2时钟树时序分析及优化.......................................................................-42-4.2.3低功耗时钟树综合策略.......................................................................-44-4.3芯片验证......................................................................................................-45-4.3.1物理验证...............................................................................................-45-4.3.2时序与功能验证...................................................................................-46-4.3.3芯片设计版图.......................................................................................-47-4.4本章小结......................................................................................................-48-结论.......................................................................................................................-49-参考文献.................................................................................................................-51-攻读硕士学位期间发表的学术论文.....................................................................-53-致谢.......................................................................................................................-55-VI 第1章绪论第1章绪论1.1课题研究背景1.1.1集成电路发展概况集成电路的发展有其漫长的过程，世界上第一个电子管始于1906年，后来随着对半导体材料的发现与逐步研究，1947年美国贝尔实验室发明了具有划时代意义的晶体管，随后，1958年TI（TexasInstruments，美国德州仪器）公司成功发明了第一块集成电路，基尔比（ClairKilby）等人也因此获得了2000年的诺贝尔物理学奖。从发明第一块集成电路到如今近60年以来，集成电路的发展始终保持着惊人的速度，依据摩尔定律，集成电路上可容纳的晶体管数量每隔18到24个月会[1]翻一番，器件的特征尺寸每隔3年左右会按比例因子0.7实现等比例缩小。图1-1为ITRS（InternationalTechnologyRoadmapforSemiconductors，国际半导体发展蓝图）发布的相关数据表征的集成电路发展趋势，从图中可以看出，集成电路遵循摩尔定律，表现出了惊人的发展速度，集成电路的工艺节点也由最初的10µm先后经历了180nm、90nm、22nm等重大跨越，虽然近几年集成电路的发展较摩尔定律呈现略低的增长速度，但集成电路产业依旧在持续发展。2013年，英特尔引入14nm，到目前也已完成了7nm工艺制程。[2]图1-1集成电路发展趋势[2]Figure1-1DevelopmentTrendoftheIntegratedCircuits-1- 北京工业大学工程硕士专业学位论文当下，集成电路的设计功能不断增强，运算速度也越来越快，集成电路的发展已经上升到了一个新高度，并逐步作为信息技术产业的核心，成为维持社会经济发展与保障国家安全的重要支柱。虽然与发展领先的国家相比，我国集成电路产业起步较晚，但经过30多年的不断发展，我国集成电路产业目前已经具有一定的发展规模，并逐步成为世界半导体产业所关注的焦点。如图1-2，根据我国半导体协会数据统计，我国集成电路制造产值占全球总产值份额由2007年的1.96%增长到2012年的3.50%，预计2017年底，我国集成电路制造产值可以达到全球总产值的7.73%，可见我国已逐步成为世界集成电路市场增长的主要推动力之一。9.00%8.00%中国IC制造占全球总产值份额7.73%7.00%6.00%5.00%4.00%3.50%3.00%1.96%2.22%2.10%2.22%2.99%2.00%1.00%0.00%2007200820092010201120122017图1-2我国IC制造产值占全球总产值的份额Figure1-2TheShareofChinaICManufacturingAccountedforGlobal1.1.2深亚微米下的设计挑战随着集成电路不断向集成度更高、规模更大的方向发展，晶体管特征尺寸的减小、频率的提高以及芯片单位面积下晶体管数量的增加等一系列问题，都为深亚微米工艺下的数字集成电路后端设计带来很大挑战，这些挑战主要体现在互连线延迟引起的时序收敛困难、功耗增加以及功耗与电阻增大带来的电源网络可靠[3,4]性问题：（1）时序挑战：在深亚微米工艺之前，器件延时为芯片的主要延迟，但随着集成电路集成度的提高，芯片单位面积下晶体管数量增加，进而使得单元间连线数量及其总长度剧增，特别是进入深亚微米阶段，集成电路由互连线带来的延迟已经大大超过逻辑门的延迟时间，这就导致在设计之初无法精确地计算设计延迟。再加上设计功能的逐渐增强与频率的不断提高，都会给芯片物理实现过程中-2- 第1章绪论的时序收敛带来一定挑战。（2）功耗挑战：晶体管特征尺寸持续减小，芯片集成度不断提高，设计规模也越来越大，同时为了提高芯片性能，电路的工作频率也普遍增加，这都会引起集成电路功耗和功耗密度的增大。功耗与功耗密度的增加会增加电路的延迟，降低芯片工作速度，同时也使由物理缺陷所引起的电路故障大大增加。随着集成电路的发展，功耗也逐步成为衡量芯片性能的重要指标，这就需要数字后端在芯片物理实现过程中尽可能的优化功耗，以提高电路性能和可靠性。（3）电源网络可靠性挑战：早期的电源网络设计通常依赖于工程师的设计经[5]验，但随着集成电路进入到深亚微米阶段，芯片集成度逐步提高、特征尺寸不断减小，使得金属线变窄，单位线长电阻增加，单位面积所消耗的功耗也变得越来越大，进而导致到达芯片内部的电源电压下降或是地电压上升，使得电压降问题愈加显著。同时，随着功耗增加、金属线变窄，使得流经导线的电流密度增大，电迁移现象发生的可能性也大大增加。因此，传统的设计经验不能够再保证电源网络的可靠性，这就要求在数字后端物理实现过程中对电源网络进行合理的规划，并将电压降、电迁移等参数控制在可承受范围内。1.2国内外研究现状高性能芯片为了满足其性能需求，通常采用较高的时钟频率，同时分布于整颗芯片的时钟网络也会以很高的频率翻转，并驱动很大负载。因此，在深亚微米设计中，如何使得时钟偏差与相位延时最小化，并尽可能的降低时钟网络所消耗的功耗逐步成为当下集成电路后端设计的研究重点。当下，国内外对于时钟网络的算法已经有了一定程度的研究成果，目前，时钟网络的结构主要分为H树、X树、平衡树以及时钟网格。H树是基于MMM算法实现的一种最早的时钟拓扑结构；平衡树因其结构简单、易于实现，同时还能有效平衡时钟偏差等优点被广泛应用于当下大规模集成电路物理设计中；时钟网格结构因其复杂度与技术难度受EDA工具限制，而目前只着重于小范围的实现与优化。不过，对于一些具有高性能的微处理器芯片的时钟网络有些会采用时[6]钟网格结构，比如IntelPentium4以及IBM的S/390G5。同时，高功耗与较大的寄生电阻也会给电源网络的可靠性带来威胁。电源网络作为芯片中所有单元的参考电位，对芯片的逻辑功能以及可靠性有着很重要的影响。关于电源网络设计方法的研究，起始于上世纪七十年代，主要是在电源网络拓扑结构建立的基础上最优化分布网络的宽度，以得到布线面积最优化。但随着集成电路设计技术的发展，目前大部分设计都是基于布局布线后的电源网络分-3- 北京工业大学工程硕士专业学位论文[7]析与优化，但也有少数对布局规划阶段初始拓扑结构生成算法的研究。1.3课题来源本课题来源于北京工业大学嵌入式系统重点实验室的科研项目，实验室作为集成电路芯片设计人才的培养基地，拥有从数字前端到数字后端设计，从软件到系统设计，数字、模拟和射频联合设计等完整的芯片设计体系。在该体系的支撑下，实验室于2010年成功设计并量产了一款应用于远程抄表的电力线载波通信[8,32]芯片。电力线载波通信（PowerLineCommunication，PLC）是指将已有的电力传输线路作为传输载波媒介的数据通讯技术，电力线载波通信芯片作为智能电表的主要部分，推动着我国智能电网建设的发展。但是，由于电力通信信道恶劣，会导致通信失效的情况发生，为了改善信道恶劣情况下的通信效率，国网推出了双模要求，并在远程抄表系统中扩展了RF（射频）传输功能。因此，实验室在该款电力线载波通信芯片的基础上又开发出一款RF通信芯片。该款RF通信芯片的工作频率范围为470MHz-490MHz，符合国家电网微功率无线通信标准的要求，其中通信速率为10kbps，灵敏度为-110dbm，除了应用在电力通讯外，还可广泛应用于物联网等无线短距离数据传输中。本课题基于Synopsys物理设计平台，在SMIC0.18µm1P5MCMOS工艺下完成了该款RF通信芯片的数字后端设计过程，并针对集成电路物理实现过程中遇到的时序收敛困难、功耗增加以及电源可靠性等突出问题，对芯片的布局规划与时钟树综合两环节进行重点研究与优化。1.4论文组织结构本论文主要完成了RF通信芯片的物理实现过程，并对芯片布局规划中的电压降以及后期的时钟树进行重点研究与优化。本文的章节安排如下：第一章为绪论部分，首先阐述了集成电路的发展概况以及深亚微米工艺下集成电路物理设计所面临的挑战，然后介绍了本文的课题来源，并结合集成电路物理实现过程中的突出问题给出了本文的研究重点，最后介绍论文的组织结构。第二章首先介绍了集成电路数字后端设计的基本流程，然后对布局规划进行重点研究，介绍了布局规划的基本理论，并重点阐述布局规划的主要内容，包括宏单元的摆放原则、供电I/O单元选取与I/O单元摆放以及电源环线、电源条线的设计方法，最后又从电压降和电迁移两方面对电源网络的可行性分析做了详细介绍，为该款RF通信芯片的布局规划提供理论基础。-4- 第1章绪论第三章主要介绍物理实现过程中的时钟树综合，首先介绍了时钟信号的性能参数，接着给出了时钟树综合的基本原理与时钟网络的分布结构，最后从时序与功耗两方面对时钟树做重点研究与分析，为后期RF通信芯片的时钟树综合与优化提供了技术引导。第四章为RF通信芯片数字后端设计的研究与实现，本章基于SMIC0.18µm1P5M工艺，完成了该款RF通信芯片的全部物理实现过程，并对其中的布局规划与时钟树综合进行重点研究与实现。布局规划阶段，完成了该款芯片的布局规划并进行电源可行性分析，在分析结果的基础上，对主要出现的电压降问题进行优化，提高了芯片可靠性；时钟树综合阶段，在完成时钟树构建的基础上，通过Excludepin的设置完成了该款芯片的时序收敛，同时针对设计特点提出了一种反相器构建时钟网络的低功耗时钟树综合方案，大幅度降低了芯片功耗，芯片最终经过流片，并成功通过了功能测试。-5- 北京工业大学工程硕士专业学位论文-6- 第2章布局规划第2章布局规划芯片设计的物理实施过程通常也简称为布局布线（P&R，Place-and-Route），布局一般被分为布局规划（Floorplan）和标准单元摆放（Place）两个过程。而其中的布局规划是芯片后端物理实现过程的重要环节，其合理性直接影响到芯片的时序收敛、电源稳定程度及其可靠性。2.1数字后端设计基本流程本文所设计的无线RF通信芯片基于Synopsys平台，在SMIC0.18µmMixed[9～11]Signal工艺下进行数字后端物理实现。基本设计流程如图2-1所示：I/O库布局规划标准单元（Floorplan）Macro库库标准单元摆放（Placement）网表（Netlist）数时钟树综合据（CTS）导SDC约束文件入布线（Routing）工艺文件验证与签核（Verify&Sign-off）图2-1物理设计流程Figure2-1PhysicalDesignFlow（1）数据导入：在物理设计最初需要准备设计所需要的各种数据以及约束文件，主要包括设计网表、标准单元/IP模块/输入输出模块参考库、时序信息约束文件以及参数模型与工艺文件等。在物理设计之初，通过EDA工具读入来建立设计环境。（2）布局规划（Floorplan）：布局规划是物理实现流程中很重要的一步，是对芯片的整体内部结构进行规划的阶段，主要包括确定芯片大小、摆放macro与I/O单元、规划电源网络等。一个好的布局规划不仅可以有效减小芯片面积、满足供电需求、保证布线资源，同时还是有效控制电压降与电迁移，保障芯片性-7- 北京工业大学工程硕士专业学位论文能与可靠性的关键环节。（3）标准单元摆放（Placement）：标准单元摆放也称布局，ICC（ICCompiler）在此阶段会根据布局规划结果以及约束文件自动进行标准单元摆放，布局阶段需要充分考虑拥塞度和时序收敛，方便后续的时序优化与绕线优化。（4）时钟树综合（CTS）：时钟树综合就是通过插入一定量的缓冲器构建时钟树，来分散时钟信号的电容负载同时平衡时钟延迟，达到同步逻辑电路的时序[12]要求，最大限度的为时序收敛服务。时钟树综合阶段的时序与功耗是物理设计阶段所着重关注的，时钟树综合的主要目标就是使时钟偏差和相位延迟最小化，同时还要尽可能地减小时钟网络所消耗的功耗。（5）布线（Routing）：设计中的标准单元、宏单元以及I/O单元等模块间的逻辑连接需要用金属线进行物理实现。布线阶段要完成所有单元的连接，同时还需要保持时序收敛，降低串扰。（6）最终验证与签核：芯片物理设计完成后与芯片流片（TapeOut）前的最终验证与签核（Sign-off），主要包括物理验证、时序验证与功能验证，只有经过验证与签核再经晶圆厂流片并测试通过，才算真正完成了芯片设计。本论文所设计的RF通信芯片主要对深亚微米工艺下突出的芯片功耗、电压降、电迁移、时序等问题影响较大的布局规划与时钟树综合两环节进行重点理论研究与实现，其它流程在本文将不做重点阐述。2.2布局规划基本理论布局规划是芯片后端设计过程中最初的部分，同时也是很重要的一环，它的[13]设计结果将决定芯片的面积，影响布线资源、时序收敛以及芯片的稳定性。布局规划主要包含对芯片面积（DieSize）、宏单元（Macro）及输入输出（I/O）等单元的规划，是对芯片内部结构的完整规划与设计，同时也为之后的标准单元（StandCell）摆放及布线做好准备。布局规划的目标主要分为：（1）确定芯片面积：芯片成本直接与芯片面积有关，其面积越小单张硅片所能生产出的裸片（Die）就越多，从而单颗芯片的成本就会越低，但若布图规划阶段确定的裸片面积太小，则会直接导致布线拥塞度高影响后期绕线，造成设计迭代，影响设计进程。因此，布局规划的最初目标就是确定芯片面积，一个合理可行的面积设定是加快设计进程、节约芯片成本的关键。（2）保障时序收敛：在数字集成电路设计中，时钟信号控制着各功能元件之间的数据传输，所以布局规划阶段要保证时序收敛，维持数据传输稳定，以此来-8- 第2章布局规划更好的满足芯片性能。（3）保证芯片稳定：芯片物理设计最重要的原则就是能够保证芯片可以稳定的工作，芯片I/O单元的供电设计与静电保护以及标准单元供电网络设计都是使芯片保持稳定的关键条件。（4）满足布线要求：布局规划与布局完成了芯片的单元摆放，而单元只有按逻辑关系连接才能保证芯片实现其设计功能，好的布局不仅要有利于走线更要尽量缩短走线长度，减小互连线延迟以提高芯片性能。2.3布局规划主要内容2.3.1宏单元的摆放宏单元指的是基于特定工艺且具有固定功能，并且能够通用于不同芯片设计的一种模块。通常，这些模块在使用之前就已经完成设计并经过实践验证，在保证正确功能和优良性能的前提下可被设计调用。宏单元的引入，不单简化了设计难度，节省了设计时间，同时还能提高设计质量，有效降低设计风险。[14]宏单元的摆放是布局规划中比较复杂但却重要的一步。理论上说，宏单元摆放属于布局，但由于宏单元所占空间大，只有把他们摆放好，之后的电源规划才有实际意义，所以通常我们是在布局规划阶段完成的。1、宏单元摆放与布线通道宏单元的摆放会对布局规划有很重要的影响，能够通过对布线通道的分析来判定布线能否顺利完成。在布局规划阶段，EDA工具会根据之前读进去的工艺文件自动在整个设计内部生成各金属层连续规则的布线轨道。布线轨道（RoutingTrack）是指为芯片内部进行布线所用的路径，布线通道（RoutingChannel）是指布线轨道与布线轨道之间的部分，一般是不能将单元摆放在上面的。通常情况下，宏单元的四周还会预留下晕道，晕道部分仅供布线而不允许摆[15]放标准单元。在半定制物理设计流程中，布局阶段就完成了对标准单元摆放，但因标准单元内部设计大都采用底层金属而占用了大部分布线轨道，所以在当芯片产生布线拥塞时，这种预留底层布线通道的做法，可以增加更多的底层布线资源，从而解决局部拥塞问题。在布局规划过程中，要合理规划宏单元位置，需要的话要进行多次迭代分析，来实现最优布局。2、宏单元摆放原则宏单元摆放一般要遵循芯片整体架构和内部数据流，按顺序摆放。连接关系紧密的宏单元要尽量放在一起，与数字逻辑交互频繁的宏单元要靠近标准单元部-9- 北京工业大学工程硕士专业学位论文分摆放，并且若在数模混合设计中，模拟模块彼此靠近且一般放在芯片角落，防止其和数字逻辑之间产生噪声干扰。2.3.2I/O单元布局1、I/O单元类型芯片与印刷电路板通信的接口电路统称为I/O电路，芯片是通过与外部进行信号交互才得以正常工作，I/O单元便充当了芯片内部各模块与外界之间传递信号的桥梁。VDDPre-driver(1.8V)VSSVDD33VSSDVDD33Post-driver(3.3V)VSSDVDD33VSSDPad[16]图2-2I/O单元版图[16]Figure2-2TheLayoutofI/OCellI/O单元可分为电源供应、信号传输、ESD保护等三种功能。电源供应：IC芯片对信号的处理是在外部提供电源的基础上进行的，而I/O单元就承担了此输送电流的任务；信号传输：信号输入单元从芯片外部接收信号，将外部电压转换为芯片内部信号电压，信号输出单元将处理过的输入信号传递出去，一般是会有大的驱动能力来驱动外部的大负载电容满足时序要求；ESD（ElectroStaticDischarge）保护：I/O单元是通过金属线连接到外部的管脚上，在复杂的外部环境产生高电压或大的电流的静电放电下，若没有ESD电路的保护，静电会通过连接的金属线输入I/O单元，并进入芯片内部毁坏电路结构。一般的I/O单元自身是含有ESD电路的。-10- 第2章布局规划为了符合越来越复杂的设计要求，Foundry通常会提供多种类型I/O单元工艺库。图2-2为在SMIC0.18µmLogicI/O库（SP018W）中选取的一个I/O单元版图，从图中可看出，I/O的组成大致可以分为三部分，即Pre-driver、Post-driver和Pad接口。Pre-driver部分为I/O电路提供逻辑操作；Post-driver部分能够提供大的驱动能力和ESD保护能力；Pad接口是封装厂用于物理机械焊接金属线的区域。2、I/O单元布局I/O模块在大部分芯片的版图面积中占有相当大的比例，这就说明了，I/O单元的布局也在很大程度上影响着芯片的面积。而其中，供电I/O单元作为整颗芯片的电源输入，对设计的供电网络有着直接的影响，决定着芯片能否正常工作。可见，I/O单元布局是整个布局规划中很重要的部分。I/O单元的布局主要涉及I/O类型与数量的选取和位置摆放。信号I/O的选取主要根据设计要求选择有适当驱动能力的单元，而供电I/O则主要取决于芯片供电网络，因此I/O单元布局的主要内容就是供电I/O的数量计算和整体I/O单元的位置摆放。（1）供电I/O数量的计算供电I/O单元主要包括给Core供电的和给I/Oring供电的，因此规划I/O单元供电网络时，需要分别考虑两种电源所需数目及其位置分布。给core供电的I/O单元数量主要取决于芯片功耗、I/O单元的供电电压及供电电流，具体关系[17]如下：Pavgn=（2-1）Vpad∙Ipad式中n为所求的给Core供电的I/O单元数量；Pavg为芯片数字部分的平均功耗；Vpad为供电I/O单元正常条件下的供电电压；Ipad为供电I/O单元所允许的最大电流，其值可由对应工艺下的I/ODataBook给出。给I/Oring供电的I/O单元的数量除了受功耗的影响，还与输出I/O单元的驱动能力有关，同时还需要考虑SSO（SimultaneouslySwitchingOutputConsiderations）。SSO，同步开关输出，即允许同时切换的信号io数量。多个信号I/O同时切换时，会因更多电流流过I/Oring，在电源的bondingwire和片外引线的电感上产生压降，即SSN（SimultaneouslySwitchingNoise）。SSN会容易引起地弹（GroundBounceEffect），导致I/O单元的接地电压不稳定，进而会影响输出电平的有效性，因此在设计给I/Oring供电时，要充分考虑到SSN。为此，Foundry引入了DF（DrivingFactor）值和SDF（SumofDrivingFactor）值，具体数值及计算方法可由Foundry给出的I/ODatabook查到。一般经验做法是给I/Oring供电的I/O单元数量与输出信号单元数量的比例为1:（5~10）。-11- 北京工业大学工程硕士专业学位论文（2）I/O单元位置摆放作为连接芯片内部与封装管脚的桥梁，I/O单元的摆放要综合考虑内部模块结构、封装形式以及供电情况，尽量做到信号有最短的传递路径，同时封装时不允许信号存在交叉，要尽量减少基板走线层数，进而降低成本。2.3.3电源规划电源规划就是给整颗芯片设计一个均匀的供电网络，一般来说，芯片供电是通过电源I/O单元实现的，但因I/O单元的布局限制了电压和电流只是在某些点被输送进芯片内部，所以还需要我们构建一个电源网络使得标准单元有充分的供电，以保证芯片正常工作。电源规划一般是在布局规划阶段完成的，但还会在后期根据各个阶段的验证结果进行修正。电源网络（PowerMesh）设计主要包括定义全局电源以及连接关系、电源环线和电源条线设计、标准单元与电源网格连接、供电I/O规划及其与电源环的连[18]接、硬核（如RAM、ROM或IP模块等）电源环设计。除供电I/O单元规划外，包括电源环线、电源条线以及标准电源供电条线在内的电源网格设计为整个电源网络设计的重点。因标准单元供电条线直接给标准单元供电，它的设计由工具依据工艺库和工艺文件自动完成，因此电源网络设计的主要工作为电源环线和电源条线的设计。电源环线（CoreRing）是指给芯片内部供电的环形金属，它也是连接供电I/O单元和标准单元的桥梁；电源条线（PowerStrap）是指芯片内部横纵交替的电源网格。通过金属线，供电I/O单元连接到电源环线上，电源环线从电源I/O单元上获取电流，然后传到电源条线和标准单元供电条线（PowerRail）上，这就构成了供电I/O单元给标准单元以及硬核供电的电源网络。电源环线的金属层主要根据LEF文件确定，文件中定义了横向、纵向的走线金属层，一般横向走线选用奇数层，纵向走线选用偶数层。电源环线的参数主要有电源环宽度w、电源线间距d和电源环数量n等，电源环线的宽度是根据整颗芯片的供电峰值电流和foundry所给出的设计规则文件中所允许的最大电流密度以及需要的电源数量决定的，具体关系如下：Ipw=∙k（2-2）Cd∙4n其中，Ip为芯片的峰值电流；Cd为foundry提供的设计规则文件中所允许的最大电流密度；k为调整因子；n为电源环的对数。电源环线的间距是根据foundry所给出的设计规则文件中定义的最小间距决定的，电源环线的对数一般是由芯片面积、foundry设计规则、金属层数等多重因素决定，若设计使用的金属层数较-12- 第2章布局规划多，则电源环线可以选用多层金属，这样可以有效减小电源环线的宽度及其所占的芯片面积。电源条线一般是纵横交错的网格结构，VDD和VSS交替排布。电源条线的横向、纵向金属走线也是依据LEF文件确定的，同时高层金属因其具有较强的EM能力、较小的寄生电阻而更适合用作电源条线。电源条线的主要参数包括横向电源条线的宽度WStrap-H和间距SStrap-H以及纵向电源条线的宽度WStrap-V和间距SStrap-V。因工具自动布线是基于布线轨道（WireTrack）的，所以电源条线的宽度与间距会影响后期的布线资源。为了更加科学的进行电源条线设计，释放绕线空间，实验室对工具布线原理进行研究，参考布线示意图2-3，并推导出一种基于[19]布线轨道的电源条线设计方法：1W=n∙WPitch+2(WPitch-minWidth-WVia-minSpacing)22WNAND≤WStrap-V≤4WNANDHStd