基于555芯片的多功能数字时钟设计报告

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多功能数字时钟电路设计学号09070023《数字逻辑与系统》课程设计说明书多功能数字时钟设计起止日期：2010年12月27日至2010年12月31日学生姓名蒲栋良班级09计算机1班成绩指导教师渠丽岩计算机工程系2010年12月27日 多功能数字时钟电路设计天津理工学院中环信息学院课程设计任务书2010—2011学年第1学期计算机工程系计算机科学与技术专业09计算机1班班级课程设计名称：数字逻辑与系统课程设计设计题目：多功能数字时钟设计完成期限：自2010年12月27日至2010年12月31日共1周设计依据、要求及主要内容（可另加附页）：一、设计目的熟悉数字逻辑设计的基本概念和原理。掌握计数器、定时器等逻辑芯片的工作原理及应用设计。熟悉数字逻辑集成芯片的外围电路设计与使用。二、主要任务与要求设计一个数字电子钟，具体功能如下：（1）准确计时，以数字形式显示时、分、秒的时间；（2）有校正时间功能；（3）整点报时。该课程设计是在完成电工电子学、数字逻辑与系统、电工电子学实验和数字逻辑与系统实验等课程学习之后进行，已具备了完整的电子技术知识之后进行的综合应用训练。它对于巩固所学的电工电子技术理论知识，加强综合性工程训练，提高独立解决问题的能力有积极的帮助。在课程设计中独立完成一个小型电子电路的设计与仿真分析，查阅手册进行单元电路及元件的选择，充分利用EDA技术和仿真来实现设计思想。指导教师：渠丽岩批准日期：2010年12月27日 多功能数字时钟电路设计多功能数字时钟摘要数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更更长的使用寿命，因此得到了广泛的使用。数字钟从原理上讲是一种典型的数字电路，该数字钟具有基本功能和扩展功能两部分。其中，基本功能部分的有准确计时，以数字形式显示时、分、秒的时间和校时功能。扩展功能部分则具有：定时控制、仿广播电台正点报时、自动报整点时数的功能。数字钟的电路也是由主体电路和扩展电路两部分构成，在电路中，基本功能部分由主体电路实现，而扩展功能部电路实现。这两部分都有一个共同特点就是它们都要用到振荡电路提供的1Hz脉冲信号。在计时出现误差时电路还可以进行校时和校分，为了使电路简单所设计的电路不具备校秒的功能。并且要用数码管显示时、分、秒，各位均为两位显示，扩展部分要有相应的响应电路。分则由扩展。关键字：555芯片数字时钟分频器时间计数器定时控制 多功能数字时钟电路设计目录1.绪论11.1设计目的11.2设计任务及要求12.设计功能要求13.方案设计与论证24.系统原理框图35.2各电路原理45.2.1分频器电路45.2.2时间计数器电路45.2.360进制计数器55.2.424进制计数器85.2.5译码及驱动显示单元电路85.2.6校时电路95.2.8定时控制电路106.完整电路127.收获与体会128.参考文献12附录原件清单13 多功能数字时钟电路设计1.绪论1.1设计目的熟悉数字逻辑设计的基本概念和原理。掌握计数器、定时器等逻辑芯片的工作原理及应用设计。熟悉数字逻辑集成芯片的外围电路设计与使用。1.2设计任务及要求设计一个数字电子钟，具体要求如下：（1）准确计时，以数字形式显示时、分、秒的时间；（2）有校正时间功能；（3）整点报时。2.设计功能要求基本功能：（1）时的计时要求为24进制，分和秒的计时要求为60进制（2）准确计时，以数字形式显示时，分，秒的时间（3）校正时间扩展功能：（1）定时控制；（2）仿广播电台报时功能；（3）自动报整点时数；13 多功能数字时钟电路设计3.方案设计与论证方案一：由集成电路定时器555与RC组成的多谐振荡器作为时间标准信号源。方案二:振荡器是数字钟的核心。振荡器的稳定度及频率的精确度决定了数字钟计时的准确程度，通常选用石英晶体构成振荡器电路。石英晶体振荡器的作用是产生时间标准信号。因此，一般采用石英晶体振荡器经过分频得到这一时间脉冲信号。用555组成的脉冲产生电路:经计算，当滑动变阻器阻值为2.1KΩ时，可以产生1000Hz的脉冲。石英晶体振荡电路:采用的32768晶体振荡电路,其频率为32768Hz,然后再经过15分频电路可得到标准的1Hz的脉冲输出.R的阻值,对于TTL门电路通常在0.7～2KΩ之间;对于CMOS门则常在10～100MΩ之间。13 多功能数字时钟电路设计经分析，方案二——石英晶体振荡电路能够作为最稳定的信号源。但综合各方面考虑，本设计采用方案一进行设计。4.系统原理框图对标准频率（1HZ）进行计数的计数电路。由于计数的起始时间不可能与标准时间（如北京时间）一致，故需要在电路上加一个校时电路，同时标准的1HZ时间信号必须做到准确稳定。通常使用石英晶体振荡器电路构成数字钟。图3.1所示为数字钟的一般构成框图。时显示器分显示器秒显示器时译码器分译码器秒译码器时计数器分计数器秒计数器校时电路振荡器分频器定时控制仿电台报时整点报时主体部分扩展部分图3.1整体电路设计方框图⑴555振荡器电路：555振荡器电路给数字钟提供一个频率稳定的1000Ｈz的方波信号，可保证数字钟的走时准确及稳定。⑵分频器电路：分频器电路将1000HZ的高频方波信号经分频后得到1Hz的方波信号供秒计数器进行计数。分频器实际上也就是计数器。⑶时间计数器电路：时间计数电路由秒个位和秒十位计数器、分个位和分十位计数器及时个位和时十位计数器电路构成，其中秒个位和秒十位计数器、分个位和分十位计数器为60进制计数器，而根据设计要求，时个位和时十位计数器为24进制计数器。⑷译码驱动电路：译码驱动电路将计数器输出的8421BCD码转换为数码管需要的逻辑状态，并且为保证数码管正常工作提供足够的工作电流。⑸整点报时电路：一般时钟都应具备整点报时电路功能,即在时间出现整点前数秒内,数字钟会自动报时,以示提醒.其作用方式是发出连续的或有节奏的音频声波,较复杂的也可以是实时语音提示。13 多功能数字时钟电路设计5.2各电路原理5.2.1分频器电路通常，数字钟的振荡器输出频率较高，为了得到1Hz的秒信号输入，需要对振荡器的输出信号进行分频。分频器的功能主要有两个：一是产生标准脉冲信号；二是功能扩展电路所需的信号，如仿电台用的1KHz的高频信号和500Hz的低频信号等.本设计选用3片中规模集成电路计数器74LS90可以完成上述功能。因每片为1/10分频，3片级联则可获得所需要的频率信号，即第一片的Q0端输出频率为500Hz，第二片的Q3端输出频率为10Hz，第三片的Q3端输出频率为1Hz。5.2.2时间计数器电路计数器是一种计算输入脉冲的时序逻辑网络，被计数的输入信号就是时序网络的时钟脉冲，它不仅可以计数而且还可以用来完成其他特定的逻辑功能，如测量、定时控制、数字运算等等。数字钟的计数电路是用两个六十进制计数电路和一个24进制计数电路实现的。数字钟的计数电路的设计可以用反馈清零法。当计数器正常计数时，反馈门不起作用，只有当进位脉冲到来时，反馈信号将计数电路清零，实现相应模的循环计数。以六十进制为例，当计数器从00，01，02，……，59计数时，反馈门不起作用，只有当第60个秒脉冲到来时，反馈信号随即将计数电路清零，实现模为60的循环计数。13 多功能数字时钟电路设计5.2.360进制计数器电路中，74LS92作为十位计数器，在电路中采用六进制计数；74LS90作为个位计数器在电路中采用十进制计数。当74LS90的14脚接振荡电路的输出脉冲1Hz时74LS90开始工作，它计时到10时向十位计数器74LS92进位。下面对电路中所用的主要元件及功能介绍。①十进制计数器74LS9074LS90是二—五—十进制计数器，它有两个时钟输入端CKA和CKB。其中，CKA和组成一位二进制计数器；CKB和组成五进制计数器；若将与CKB相连接，时钟脉冲从输入，则构成了8421BCD码十进制计数器。74LS90有两个清零端R0（1）、R0（2），两个置9端R9（1）和R9（2），其BCD码十进制计数时序如表1，二—五混合进制计数时序如表2，74LS90的管脚图如下图。13 多功能数字时钟电路设计表1BCD码十进制计数时序表2二—五混合进制计数时序CK00000100012001030011401005010160110701118100091001CK00000100012001030011401005100061001710108101191100②异步计数器74LS92所谓异步计数器是指计数器内各触发器的时钟信号不是来自于同一外接输入时钟信号，因而触发器不是同时翻转。这种计数器的计数速度慢。一异步计数是74LS92是二—六—十二进制计数器，即CKA和组成二进制计数器，CKB和在74LS92中为六进制计数器。当CKB和相连，时钟脉冲从CKA输入，74LS92构成十六进制计数器。74LS92的管脚图如下图。13 多功能数字时钟电路设计③60进制计数器电路仿真如下图：13 多功能数字时钟电路设计5.2.424进制计数器设计方法与60进制计数器相同，采用2片74LS90即可以实现要求，基本电路如图所示：电路仿真如下：5.2.5译码及驱动显示单元电路13 多功能数字时钟电路设计译码电路的功能是将“秒”、“分”、“时”计数器的输出代码进行翻译，变成相应的数字。用于驱动LED七段数码管的译码器常用的有74LS48。74LS48是BCD-7段译码器/驱动器，其输出是OC门输出且低电平有效，专用于驱动LED七段显示数码管。若将“秒”、“分”、“时”计数器的每位输出分别接到相应七段译码器的输入端，便可进行不同数字的显示。以下为74LS48和七段显示数码管图示：74LS48七段显示数码管5.2.6校时电路如图所示，直接在进位端加入一个开关脉冲，来实现校时。电路实现简单，且不会影响整体电路的正常运行。5.2.7报时电路13 多功能数字时钟电路设计仿广播电台正点报时的功能要求是：每当数字钟计时快要到正点时，通常按照4低音1高音的顺序发出间断声响，以最后一声高音结束的时刻为正点时刻。采用仿广播台整点报时的功能：每当数字钟计时快要到正点时候发出响声，通常按照四低音、一高音的顺序发出间断声，以最后一声高音结束的时刻为正点时刻。4低音（约500Hz）分别发生在59分51秒、发生在59分53秒、发生在59分55秒、发生在59分57秒、，最后一声高音（约1KHz）发生在59分59秒，他们的持续时间均为一秒。5.2.8定时控制电路数字钟在指定的时刻发出信号，或驱动音响电路“闹时”；或对某装置的电源进行接通或断开“控制”。不管是闹时还是控制，都要求时间准确，即信号的开始时刻与持续时间必须满足规定的要求。在这里将举例来说明它的工作原理。要求上午7时59分发出闹时信号，持续1分钟。设计如下：7时59分对应数字钟的时时个位计数器的状态为，分十位计数器的状态为，分个位计数器的状态为13 多功能数字时钟电路设计，若将上述计数器输出为“1”的所有输出端经过与门电路去控制音响电路，就可以使音响电路正好在7点59分响，持续1分钟后（即8点）停响。所以闹时控制信号Z的表达式为式中，M为上午的信号输出，要求M=1。如果用与非门实现的逻辑表达式为：在该电路图中用到了4输入二与非门74LS20，集电极开路的2输入四与非门74LS03，因OC门的输出端可以进行“线与”，使用时在它们的输出端与电源+5V端之间应接一电阻RL。RL的值由下式决定：=0.4V,=0.4mA,=2.4V,=50uA,=8mA,=100Ua;m为负载门输入端总个数。取RL=3.3KΩ。如果控制1KHz高音和驱动音响电路的两极与非门也采用OC门，则RL的值应该重新计算。由电路图可以看见，上午7点59分，音响电路的晶体管导通，则扬声器发出1KHz的声音。持续1分钟到8点整晶体管因为输入端为“0”而截止，电路停闹。13 多功能数字时钟电路设计6.完整电路电路的工作原理：就是由脉冲发生器产生一个1kHz的方波脉冲，经过分频器分频成为1Hz的脉冲，送入计数器计数，计数器由一个24进制计数器和2个60进制计数器组成。定时控制电路和整点报时电路的输入信号都由计数器所产生的计数脉冲决定。7.收获与体会通过本次设计，使我明白了很多。学到了很多，加深了对电子技术知识的理解。通过这次设计的学习，也使我懂得了很多人生哲理。无论做什么，都要有恒心，不要为了一点小小的挫折就放弃。碰到的问题越让人绝望，解决问题之后的喜悦程度就越高。作为工科类的学生，以后工作了难免要碰到许许多多的问题，不要绝望，坚持，直到看到胜利的曙光。8.参考文献1，《数字电子技术基础》康华光主编北京：高等教育出版社。2，《电子线路设计·实验·测试》（第三版）谢自美主编北京：华中科技大学出版社。3，《数字电子技术基础》康华光主编北京：高等教育出版社。13 多功能数字时钟电路设计附录原件清单器件型号用途介绍数量7seg-com-cat数码显示器674LS48译码器674LS90二-五,十进制计数器774LS92十二分频计数器2555555定时器1Res电阻5Cap电容2Speaker扬声器2Button开关2Nand与非门5Nand_44输入与非门2Not非门474LS204输入端双与非门274LS03集电极开路2输入端四与非门274LS002输入端四与非门1NPNNPN113