基于cpld的多功能数字时钟

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1、前言我们已经进入了数字化和信息化的时代，其特点是各种数字产品的广泛应用。现代数字产品在性能提高、复杂度增大的同时，其更新换代的步伐也越来越快，实现这种进步的因素在于生产制造技术和电子设计技术的进步。CPLD器件和EDA技术的出现，改变了这种传统的设计思路，使人们可以立足于CPLD芯片来实现各种不同的功能，新的设计方法能够由设计者自己定义器件内部逻辑和管脚，将原来由电路板设计完成的工作大部分放在芯片的设计中进行。这样不仅可以通过芯片设计实现各种逻辑功能，而且由于管脚定义的灵活性，减轻了原理图和印制板设计的工作量和难度，增加了设计的自由度，提高了效率。同时这种设计减少了所需芯

2、片的种类和数量，缩小了体积，降低了功耗，提高了系统的可靠性。25目录前言1一、设计内容和要求31.设计一个数字钟，具有计时，校时，闹钟和整点报时的功能。3二、实验环境41.软件环境42.硬件环境4三、系统设计方案的确定51.结构框图52.总体思路51)总体电路图72)校时模块83)时钟模块104)闹钟模块125)闹钟计数器模块156)报时模块177)MODE按键模块17四、仿真与引脚锁定191.仿真192.引脚锁定19小结24参考文献2525一、设计内容和要求1.设计一个数字钟，具有计时，校时，闹钟和整点报时的功能。基本要求：1)计时功能采用24小时方式，显示小时、分钟和

3、秒；2)采用双键调整法，MODE和SET。3)MODE按键用于模式选择，包括时钟数码管模块显示。计时模块数码管显示，包括计时、秒校时、分校时和小时校时；闹钟模块数码管显示，包括闹钟校时和校分。4)SET作为校时脉冲；5)结果用6个数码管显示和一个蜂咛器；6)用VHDL语言编程实现系统功能；7)在QuartusII环境中编译、仿真通过，并得到正确的波形；8)在实验系统上下载成功并有正确的结果；9)完成相应的实训报告。25一、实验环境1.软件环境QuartusⅡQuartusⅡ软件包是MAX+plusⅡ的升级版本，Altera公司的第四代开发软件，该软件提供了一个完整高效的设

4、计环境，非常适应具体的设计需要。QuartusⅡ提供了方便的设计输入方式、快速的编译和直接易懂的器件编程。能够支持逻辑门数在百万门以上的逻辑器件的开发，并且为第三方工具提供了无缝接口。QuartusⅡ软件包的编程器是系统的核心，提供功能强大的设计处理，设计者可以添加特定的约束条件来提高芯片的利用率。2.硬件环境基于CYCLONEII系列EP2C35F484I8芯片的实验箱。25一、系统设计方案的确定1.结构框图闹钟模块计时模块校时模块显示模块报时模块扬声器图1数字钟结构框图2.总体思路根据设计要求，计时结果用6个数码管分别显示小时、分钟和秒，用扬声器响铃表示闹钟以及整点报

5、时。校时和闹钟校时采用双键MODE和SET，前者选择时钟模式，后者作为校时脉冲。第一次按下MODE键为校时模式，SET键校时；第二次按下MODE键为校分模式，SET键校分；第三次按下MODE键为校秒模式，SET键校秒；第四次按下MODE键为闹钟校时模式且数码管显示闹钟模式，SET键闹钟校时；第五次按下MODE键为闹钟校分模式，SET键闹钟校分；第六次按下MODE键为又回到时钟显示模式，SET键无效；参考数字钟的各个模式图接口如下图。251)总体电路图251)校时模块25校时模块用于时间校正。输入端口有6个：EN:接高电平VCCCLK1HZ：数字钟时钟输入，用于计时；MOD

6、E：按下MODE键选择时钟模式，包括计时、秒校时、分校时和小时校时四种；SET：校时脉冲输入，用于校准时间;S_ENOUT:秒计数器的进位信号;F_ENOUT:分计数器的进位信号。输出端口有3个：CLK:单次数字时钟输出；F_CE：使能输出；H_CE：使能输出；图3校时模块25模块程序LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYJIAOSHIISPORT(EN,CLK1HZ,SET,S_ENOUT,F_ENOUT:INSTD_LOGIC;MODE:INSTD_LOG

7、IC_VECTOR(2DOWNTO0);CLK,S_CE,F_CE,H_CE:outstd_logic);ENDJIAOSHI;ARCHITECTUREbehaveOFJIAOSHIISBEGINPROCESS(CLK1HZ,MODE,SET,S_ENOUT,F_ENOUT,EN)BEGIN25IFMODE="000"THENCLK<=CLK1HZ;F_CE<=S_ENOUT;H_CE<=F_ENOUT;S_CE<=EN;ELSIFMODE="001"THENCLK<=SET;S_CE<='0';F_CE<='0';H_CE<