基于cpld的数字时钟设计

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1、CPLD课程学习报告学生姓名：熊军同组者姓名：黄辉CPLD的全称是ComplexProgrammableLogicDevice（即复杂可编程器件），但本次试验所使用的器件并不是CPLD而是FPGA，FPGA的全称是FieldProgrammableGateArray（即现场可编程门阵列）。FPGA与CPLD有很多相似点，它们都是可编程数字逻辑器件，都在时序逻辑电路和组合逻辑电路中有很强的优势。它们的区别在于，FPGA的容量大、速度慢且不可预测、掉电信息丢失，二CPLD容量小、速度快且有很好的可预测性、掉电信息不丢失。CAD的全称是ComputerAidedDesign（即计算机辅助设计）。本实

2、验所用到的软件是MAX+PLUSII，本次试验目的是做一个数字时钟。该数字时钟包含五个主模块，它们分别是数字时钟模块、闹钟模块、跑表模块、模式选择模块和音乐模块。。完成的功能如下：1、数字时钟，时、分、秒六位数码管显示（标准时间23点59分59秒），具有小时、分钟加减调时调分的校准功能，整点报时：55，56，57，58，59低音响，正点高音，间断振铃(嘟--嘟--嘟--嘟--嘟--嘀)；2,、定时闹钟，可在00:00到23:59之间由用户设定任一时间，到时报警，定时闹钟花样，前10s一般振铃，其后13秒较急促，再其后17秒急促，最后20秒特急促振铃。并可随时关断；3、跑表，最大计时99分59秒

3、999毫秒。独立的跑表功能，不影响数字钟正常工作。另外附加一段音乐，可随时控制播放和停止，不影响其他任何功能，音乐的内容是《两只蝴蝶》。系统原理图如下：系统共有九个输入管脚，41个输出管脚，输出管脚中包括一个蜂鸣器，八个数码管，八个LED发光二极管。图中的D触发器的作用是为了使跑表具有后台功能。下面依次介绍这五个模块。一、数字时钟模块数字时钟模块包含四个部分，它们分别是六十进制计数器、二十四进制计数器、分频器和整点报时控制器。它们的原理图如下，程序见附录。六十进制计时器和二十四进制计数器的思想一样，都是利用时钟沿计数，并将计数值输出，不同的是计数器模（即计数上限值）。六十进制计数器的模式60，

4、二十四进制计数器的模是24。它们都包含clk、reset、en、sub、qh、ql、carry七组引脚，其中只有qh和ql的宽度是四位，其它全为一位。clk是时钟输入端，上升沿有效；reset是异步复位端，高电平有效；en是使能端，低电平有效，高电平计数保持；sub是减计数，高电平有效；qh、ql分别是计数器的十位和个位，高电平有效；carry是进位端，正脉冲有效。将两个六十进制计数器和一个二十四进制计数器依次串联起来，用1Hz的时钟驱动，就组成了简单的数字时钟。同时为了实现调时功能，将调时信号和时钟信号做异或运算后的信号作时钟信号。这里之所以使用与异或门，是因为无论调时信号的状态如何，都不会

5、封锁正常的时钟线号，只是电平相反，时钟超前或滞后半个时钟周期，这是异或门的优点。而与门和或门就不行，低电平封锁与门，高电平封锁或门。分频器是将50MHz的时钟信号分频成clk1、clk2、clk3三种频率的方波，它们的频率分别是500Hz、1500Hz、1Hz。500Hz对应的音调是嘟，1500Hz对应的音调是嘀，1Hz的信号就作时钟驱动信号。整点报时控制器是在59分55、56、57、58、59秒从beep引脚送出clk1，整点时从beep引脚送出clk2。但是为了使每秒之间的响声是间断的，我们将clk1和clk2分别与clk3相与后再送入整点报时控制器，从而使beep发出嘟-嘟-嘟-嘟-嘟-

6、嘀的声音。一、闹钟模块闹钟模块包括五个部分，它们分别是分频器，铃声控制器，六十进制计数器、二十四进制计时器、比较选择器。它的原理框图如下，程序见附录。分频器和铃声控制器实现闹钟的铃声控制。分频器将从clk送来的50MHz的时钟信号分频成1Hz的clk1、2Hz的clk2、3Hz的clk3、4Hz的clk4、1KHz的clkout。铃声控制器是在0~9s之间将clk1与clkout相与后输出给speaker，10~22s之间将clk2与clkout相与后输出给speaker，23~39s之间将clk3与clkout相与后输出给speaker，40~59s之间将clk4与clkout相与后输出给s

7、peaker。前10s一般振铃，其后13秒较急促，再其后17秒急促，最后20秒特急促振铃。这里的六十进制和二十四进制计数器就是利用上面的六十进制计数器的模块和二十四进制计数器的模块，这里就不在赘述，但是在计数器外部有些不同，在闹钟模块里面只有调时时钟而没有驱动时钟。比较选择器有四组引脚，它们分别是A、B、Y、s、k，其中只有s和k是一位宽度，其他都为四位。它的作用是，当s为高电平时，Y等于A，当s