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时间:2019-11-25
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1、IC设计■同济大学信息与控制工程系唐振宇ASIC后端设计中的时序偏差以及时钟树综合摘要:同步设计中,由于时钟网络延时决定了芯片的最大工作速度,所以时钟树需要高精度进行布线。一种重要的时钟网络设计是缓冲器插入。在超大规模集成电路的设计中,为了最小化时钟延时和时钟偏差,缓冲器插入是一种有效的方法。在布局布线流程中,时钟树布线在“时钟树综合”时由工具自动完成。“时钟树综合”在apollo里是在布局完成后布线之前做的。关键词:缓冲器插入;时钟偏差;时钟树综合引言随着工艺的发展,线延时逐渐占据过列写节点KCL方程,并且使单位在传统的集成电路设计中,只了主导地
2、位。长度L→0,经过一系列数学推导可须考虑门本身的延迟,互连引起的对于线的延时,已经提出了不以得出下面的微分方程:延迟可忽略。深亚微米芯片的设计少模型。较早的有lumpedmodel,它不能沿用传统的设计流程,因为随把互连线建模为单个电阻R和单个x是线上任一点到信号源点的着器件尺寸的不断减小和电路规模电容C的模型,计算它们的RC延距离,而V是该点的电势。这个方的扩大,门的延时越来越小,限制时,对于较长的互连线就不太适用程没有闭解,一般采用近似解。输电路性能提高的主要因素是互连延了。对于较长的互连线,分布式模出点的时间常数为:t=迟。因此,精确地计算
3、互连延迟在型是比较精确的,图1是它的示意R*C*L*L*(N(N+1)/2),其中N=l/L。芯片设计中具有十分重要的意义。图。因为L→0,故N→∞,于是得到t表1是线延时在不同工艺下占总延其中R和C分别代表单位长度=R*C*l*l/2。可以看出,线的延时时的比例关系。可以清楚的看到:的电阻和电容,l代表总的线长。经与线长的平方成正比,减小线的长度可以大大降低延时,同时延时与表1不同工艺下线延时占总延时的比例RC成正比,故应该采用RC较小的金属进行长线传输。一种有效的方法是缓冲器插入。加入缓冲器后,缓冲器本身会带来延时,但是由于它减小了线长,大大降
4、低了线延时,所以总的延时还是减小了。如果在长l的线中点加一个缓冲器,那么我们可以计算:t=t+t+t=R*C*l*l/total1buf28+t+R*C*l*l/8=R*C*l*l/4+tbufbuf图1互连线的分布式模型其中t是缓冲器的延时。由于buf182003.10电子设计应用www.eaw.com.cnIC设计工艺的发展以及缓冲器设计的要端点的路径长度不同;各个端点负中,解决这个问题的方法是时钟树求,现在的缓冲器延时t是相当小载不同;在时钟网中插入的缓冲器综合。在算法中,这个问题可描述buf的,比较前后的延时,可以知道总不同等等。为:给定时
5、钟源点C,给定平面内时0的延时是可以大大减小的。时钟偏差过大会引起同步电路钟端点的集合C={C,C,C⋯C},12in功能混乱,一般要求时钟偏差不能那么就是连接各个C,使得以下两i时钟偏差和时钟树综合超过时钟周期的10%。式都达到最小化:高速电路使得所有时序的容差由于时钟偏差的存在,所以时maxt(C,C),i∈{1,2⋯n}0i都非常小,也对精确定位电路各部钟周期公式应为T=T+T+Tmax
6、t(C,C)-t(C,C)
7、i,j∈codelaysetup0i0j分的延迟模型提出了更高的要求。+T(其中T是同步元件的内部{1,2⋯n}skewco理想
8、的时钟是:时钟同时到达各个延时;T是组合逻辑部分延时;delay同步单元。但是实际上这是不可能T是触发器的建立时间)。随着工实例setup的。我们把到达各个同步单元的最艺的发展,T、T和T都有明在ASIC后端设计中,基于时序codelaysetup大时间差叫做时钟偏差。产生时钟显的降低,所以降低T成为提高的布局布线就是为了解决连线时延skew偏差的原因有:时钟源到各个时钟电路速度的关键。在ASIC后端设计而产生的。对高速电路后端设计采用自动布局布线。由designcompiler综合生成网表以及写出时序限制文件,送给apollo做布局布线,采用的基
9、本流程如图2所示。时钟树在布线前做,说明时钟信号优先级是高于一般信号的。做时钟树会碰到以下几项必要的指标:树的根结点、时钟周期、树的最大延迟、树的最小延迟、传递时间和缓冲器的种图3平衡的时钟树综合类等等,要按其特点设定一组特别的参数。这是一种需要多实践,多摸索的经验。采用台积电的0.25mm库做了高速电路的时序驱动布局布线,在时钟布线时选择平衡时钟树(见图3)。在时滞时间满足要求的前提下,注意分析了时钟树综合前后的一图2ASIC布局布线流程图4高速电路的各个时钟树节点(4levels)些数据信息。这38www.eaw.com.cn电子设计应用200
10、3.1019通信与计算机数。入功率时,效果非常好。2JeremyEverard.Fundamentals电路板的板材选用N
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