asic设计中时钟偏移分析

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1、AnalysisofClockSkewinASICdesignCaoHaitao,ZhengJianhong(InstituteforR&Dofthe3thGenerationMobileTelecommunicationTechnologyofChongqingChongyouInformationTechnologyCo.Led,Chongqing400065,P.R.China)Abstract:ClockskewbecomesmoreandmoreimportanttosynchronizationcircuitsincurrentASICdesign,

2、anditisanincreasingconcernforhigh-speedcircuitdesigners.Therefor,ithasbeenatoughchallengetoreducedefectofclockskewindesigns.Inthispaper,firstlythegenerationprincipleofclockskewisanalyzed.andthenforsolvingitsdisadvantageweproposeaapproachthatweinsertdiversifiedbuffersinclocktrees,inor

3、dertobalancetheclocknetwork.Finally,weanalyzehowtofixthetimingviolationofourdesignsbyusingusefulclockskew.Keywords：ASICdesign；clockskew；clocktree；setupviolation;holdviolation;CTS;ASIC设计中时钟偏移分析曹海涛，郑建宏(重庆重邮信科股份有限公司3G研究院，重庆400065)摘要：目前的ASIC设计中，吋钟偏移对同步数字电路的影响越来越大，它也越来越受到高速电路设计者的关注，因此如何解决

4、它给电路带来的不利影响成了设计中的重要挑战。本文分析了时钟偏移的产生机理，然后提出了怎样使用CTS在时钟树中插入不同驱动能力的缓冲器,以平衡时钟网络，最后还分析了如何利用有用的时钟偏移来改善电路的时序。关键词：ASIC；时钟偏移；时钟树；建立时间；保持时间；CTS：引言在一个复杂的片上系统(SoC:SystemonChip)中，吋钟线的扇出非常大，而且它本身的电容与电阻也是非常可观，这时候可以把时钟线看作是分布式的RC线。用时钟信号控制的触发器，由于触发器离时蚀源距离不同，因而时蚀信号到达的时间不一样，这种效应称为时钟偏移(clockskew)0在高速专用集成电

5、路(ASIC:ApplicationSpecificIntegratedCircuits)设计中，clockskew越來越受到设计者的关注，由于越来越小的门延迟，和每个周期用到更少的逻辑门［1］，所以时钟频率变得越来越高，这使得clockskew在ASIC设计屮变得更加重要。一般而言，一个系统中流水线级数越多，clockskew导致功能错误的可能性就越大。时钟信号的目标Z—是对系统状态的更新进行同步，由于skew的存在，同步会受到影响，这可能导致竞争现象以及错误的发生，因此如何解决它给电路带来的不利影响成了ASIC设计中的重要挑战。1clockskew的产生机理

6、分析在下面这个同步模型(图1)屮，由两个组合模块CL(C1和C2)与两个触发器FF(FF1和FF2)构成，并且用七个吋序参数来表示:（1）寄存器的最小和最大传递延时（trm.n和心Q。（2）组合逻辑ci的最小和最大延时（S和5心）。⑶寄存器FF1与FF2Z间互连线的传输延时/“。⑷局部时钟时间，时钟从CLKpin到寄存器FF1,FF2的时间（心和％2）。如下图所示：图1clockskew模型电路最大传递延吋表示输入信号有变化吋，最慢的输出信号响应这种变化所需的吋间（最坏的情况）。这个延时确定了电路最大的允许速度。一般所说的延时就是指最大传递延时。最小传递延时表示

7、当输入有一个变化时，至少有一个输出开始变化所花费的时间。这个时间通常比最大传递延时小得多，更适合于研究时钟偏移（用它可以判断是否有竞争发生）。简化讨论，现假定锁存器的setuptime等于0。由于存在路径延时，在FF1和FF2处的局部时钟时间不同，此差异就是clockskew,设为》，5可以为正，也可以为负，这与布线方向以及时钟源的位置有关。clockskew可能会影响电路的正常功能。下面分析一下什么时候会出错：（1）在一个数据锁存到FF2之前，FF2的输入就发生了变化。从FF1出来的数据在一个周期内不能传到下一个寄存器FF2。假设为使电路正常工作，在“2之后的

8、T时间内，第二个数据必须