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《FPGA_ASIC-FPGA时钟分配网络设计技术.pdf》由会员上传分享，免费在线阅读，更多相关内容在行业资料-天天文库。
1、*FPGA时钟分配网络设计技术1,23,1张惠国,于宗光(1江南大学信息工程学院,无锡,214035；2常熟理工学院教育技术中心,常熟,215500；3中国电子科技集团公司第58所,无锡,214035)摘要：本文阐述了用于FPGA的可优化时钟分配网络功耗与面积的时钟布线结构模型。并在时钟分配网络中引入数字延迟锁相环减少时钟偏差，探讨了FPGA时钟网络中锁相环的实现方案。关键字：FPGA；时钟分配网络；锁相环；中图分类号：TP391.9文献标识码：ADesigntheClockDistributionNetworkofFPGA1,23,1ZHANGHui-guo,
2、YUZong-guang(1SchoolofinformationtechnologyofSouthernYangtzeUniversity,Wuxi,214035，China2EducationCenterofChangshuInstituteofTechnology,Changshu,215500，China3ChinaElectronicsTechnologyGroupCorporationNO.58ResearchInstitute,Wuxi,214035，China)Abstract:Inthispaper,ausablearchitecturemod
3、elofclockdistributionnetworkispresentedfortheoptimizationofpowerdissipationandarea.TheDLL（DelayLockedLoop）isthenintroducedtoreducethetimeskewandrealizeefficientclockdistributionnetworks.Keywords:FPGA;Clockdistributionnetwork;DLL;1引言自产生到现在，现场可编程门阵列（FPGA）以其独特的优点被成功应用在工业控制、[1,2]数据通信、计算机
4、硬件等领域，也成功应用在保密通信和多种先进的武器系统中。我国在FPGA的开发方面起步较晚，开发具有自主知识产权的FPGA具有重要意义。各种应用条件要求FPGA能够快速进行大量数据传输与处理，同时，不断提高的工艺水平已将CMOS电路速度提高到了一个新的层次，这要求FPGA的时钟信号有更高的速度与精度。时钟分配网络决定了时钟的速度与精度，决定着数据的稳定与可靠。本文结合FPGA的特点，在优化时钟网络功耗与面积基础上研究FPGA内嵌时钟锁相电路，从整体上给出了一种FPGA时钟分配网络设计方案。2FPGA的时钟布线结构高性能的FPGA可用于实现一个完整的系统，系统有不同
5、组成部分，每一部分需要不同的时钟，这就需要多个时钟组成时钟网络。许多FPGA允许利用通用逻辑布线资源进行时钟布线，但其时钟偏差较大，一般设计中需单独设计时钟网络。另外，时钟网络的功耗占了FPGA的很大一部分，设计时要先考虑功耗、面积，严格设计以给FPGA中的每个模块提供低功耗、高速、偏差小的时钟信号。通常FPGA均将时钟信号分为全局和局部两种，把芯片分为四个象限区域，布线时将时钟信号分层次布到每个区域。局部时钟只分布在FPGA的一个区域，可连到区域中的每一个触发器。全局时钟分布于整个芯片，但不一定要连到每一个逻辑单元中的触发器。Altera公司的StratixⅡ
6、系列提供了16个全局时钟信号，*基金项目：电子元器件可靠性物理及其应用技术国防科技重点实验室基金,赞助号：51433020105DZ6802，颁发部门：电子元器件可靠性物理及其应用技术国防科技国家重点实验室可连到FPGA的每一个触发器，同时在每个象限区域提供8个时钟信号。同样，Xilinx的VirtexⅡPro也提供了16个全局时钟，给每个象限区域提供8个局部时钟，但其全局时钟不直接驱动触发器，而只驱动到每个象限的局部时钟网。[3]根据现有的FPGA的时钟网络，可提出一个有效的时钟模型。模型将时钟网络分为三级，第一级是从芯片外围的时钟源到时钟区域中心的可编程连接
7、，包含全局和局部两个平行的时钟网络；第二级是从区域中心时钟信号到此区域中逻辑块间的可编程连接，每个区域都有这样的网络；第三级（图3）是从逻辑块时钟到其中逻辑单元的可编程连接。局部时钟{{逻辑块时钟局部时钟全局时钟逻辑块×××LE×××LE×××LE全局时钟图1第一级时钟网络图2第二级时钟网络图3第三级时钟网络图1示范性的将FPGA芯片分成了9个区域，时钟源置于芯片四周，芯片的每一边布有四分之一的时钟源，全局时钟从每一边的时钟源引到FPGA中心，再通过H树连到每个区域的中心。局部网络从与本区域最邻近时的芯片两边选择局部时钟源，将其连到区域中心。每个区域的逻辑块通过
8、SRAM控制的多路选择器
