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1、基于FPGA的高频时钟的分频和分配设计-11-●应用与设计基于FPGA的高频时钟的分频和分配设计12杨义,吕英杰;(1.郑州大学物理工程学院,河南郑州450052;2.中国电力科学研究院,北京100085)摘要:介绍了为PET(正电子发射断层扫描仪)的前端电子学模块提供时间基准而设计的一种新型高频时钟扇出电路。该电路利用FPGA芯片来实现对高频时钟的分频与分配,并用LVDS传输标准对生成的多路时钟信号进行传输,从而最大程度地减少了输出各路时钟之间的延时偏差,同时利用低压差分信号的传输特性增强了信号的
2、抗干扰能力。文章给出了采用VHDL语言编写的时钟电路程序代码。关键词:FPGA;高频时钟;VHDL;+分类号:TN79.1文献标识码:B文章编号:1006-6977(2004)01-0011-03TheDesignofHighFrequencyClockDivisionandFan-outwithFPGAYANGYi,LuYing-jieAbstract:Anewcircuitoffan-outofhighfrequencyclockwasdesignedtoprovideareferenceclo
3、ckforthefrontelectricalmodeofPET(Positronemissiontomography)systeminthisthesis.Thecircuitperformedthedivi2sionandfan-outofhighfrequencyclockbyusingFPGA,andtransformedtheclockinLVDSstylewiththeleastdisturbanceaspossible.Atthesametime,itreducedthedelaydi
4、fferencebetweenclocks.TheprogramoftheclockcircuiteditedwithVHDLlanguagewasprovided.Keywords:FPGA;highFrequencyClock;VHDL钟(62.5MHz)和32路同步时钟(4MHz)。时钟信号之1引言间的偏差要求在2ns之内。为了消除各路时钟信号随着应用系统向高速度、低功耗和低电压方向之间的偏差,文中介绍利用FPGA来实现主时钟的的发展,对电路设计的要求越来越高,传统集成电路分频、零延时输出和分
5、配,同时利用LVDS技术实现设计技术已无法满足性能日益提高的整机系统的要多路时钟的传输的实现方法。图1所示是其硬件设求。同时,由于IC设计与工艺技术水平的提高,集成计示意图。电路规模越来越大,复杂程度越来越高。目前已经由图1可知,该时钟电路的具体工作原理是:首可以将整个系统集成在一个芯片上,即片上系统先由精密晶体振荡器产生62.5MHz的时钟信号,然(SystemonaChip,缩写为SOC),这种芯片以具有系后经时钟驱动芯片CY2305输入FPGA芯片的时钟统级性能的复杂可编程逻辑器件(CPLD)
6、和现场可引脚GCLK以作为时钟源。该时钟在FPGA芯片内部编程门阵列(FPGA)为主要代表。与主要实现组合逻经DLL(延迟锁定环)模块分别生成62.5MHz的系统辑功能的CPLD相比,FPGA主要用于实现时序逻辑时钟和4MHz的同步时钟(LVTTL电平信号),然后功能。对于ASIC设计来说,采用FPGA在实现小型由内部的IOB(输入输出功能模块)分配到64个输化、集成化和高可靠性系统的同时,还可以减少风出引脚(32路62.5MHz系统时钟和32路4MHz同步[1]险、降低成本、缩短开发周期。时钟),
7、这64路LVTTL电平信号两两进入32块LVDS(两路)驱动转换芯片后,即可转换为LVDS信2系统硬件组成号并通过差分双绞线传输给前端电子学模块的32本文介绍的时钟板主要由于为PET(正电子发块数字电路板。射断层扫描仪)的前端电子学模块提供32路系统时2.1FPGA的结构-12-《国外电子元器件》2004年第1期2004年1月品,一类是XC40003/Spartan系列,另一类是Vir2tex/SpartanII系列。这两类产品除具有FPGA的三种基本资源(可编程I/O、可编程逻辑功能模块CLB和可
8、编程布线等)外,还具有片内RAM资源。但两种产品也有所不同。其中XC4000E可以用于实现片内分布RAM,同时专门为实现可编程片上系统开发的Virtex系列,其片内分布RAM和块RAM都可以实现,并可实现片上系统所要求的其他性能,如时钟分配和多种电平接口等特[2]性。SpartanII系列与Virtex系列产品相比,除了块RAM数量少于Virtex系列产品外,其余有关性能(如典型门范围、线宽、金属层、芯内电压、芯片输入输出引脚电压、系统频率和所含DLL个数等)都基本相
