asic中的异步时序设计

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1、ASIC中的异步时序设计王夏泉(华中科技大学电子与信息工程系，武汉430074)摘要：绝大部分的ASIC设计工程师在实际工作中都会遇到异步设计的问题，本文针对异步时序产生的问题，介绍了几种同步的策略，特别是结绳法和异步FIFO的异步比较法都是比较新颖的方法。关键词：异步时序，MTBF，双锁存器法，结绳法，异步FIFO，异步比较。AsynchronousdesigninASICAbstract:MostoftheASICsthatareeverdesignedaredrivenbymultipleasynchronousclocks.Aimingattheissueofasy

2、nchronousdesign,thispaperintroducedseveralsolutions.Especially,themethodsoftoggleandasynchronouscompareinasynchronousFIFOdesignaregoodideas.Keywords:asynchronoustiming,MTBF，tworegisters,toggle,asynchronousFIFO,asynchronouscompare.1.前言在一般的ASIC教程中，大家接触的大都是同步时序的设计，即单时钟的设计。但是在实际的工程中，纯粹单时钟设计的情况

3、很少，特别是在设计模块与外围芯片的通讯中，跨时钟域的情况经常不可避免。作者在实际工作中就遇到了一些异步时序设计的问题，由于最初对异步时序产生的问题估计不足，导致在设计的后期不得不对设计进行返工，本文介绍的几种同步策略也正是在实践中学习摸索的结果。本文旨在向读者介绍几种实用的同步方法，不可能对异步时序设计涉及的问题覆盖完全。由于篇幅限制，本文主要描述同步策略的核心思想，而不涉及到具体的实现。2.问题的产生－亚稳态2.1异步时序的定义异步时序设计指的是在设计中有两个或以上的时钟，且时钟之间是同频不同相或不同频率的关系。而异步时序设计的关键就是把数据或控制信号正确地进行跨时钟域传

4、输。12.2亚稳态每一个触发器都有其规定的建立(setup)和保持(hold)时间参数,在这个时间参数内，输入信号在时钟的上升沿是不允许发生变化的。如果在信号的建立时间中对其进行采样，得到的结果将是不可预知的，即亚稳态。[1]下面从触发器的物理特性方面对亚稳态进行描述：vout“1”statemetastablestatemetastablestatevin“0”state“0”state“1”state2-1亚稳态问题触发器进入亚稳态的时间可以用参数MTBF(meantimebetweenfailures)来描述，MTBF即触发器采样失败的时间间隔，其公式描述如下：(tr

5、/τ)MTBF=e/T0fa其中：tr：分辨时间(从时钟沿开始)τ,T0：触发器参数f：采样时钟频率a：异步事件触发的频率对于一个典型的0.25µm工艺的ASIC库中的一个触发器，我们取如下的参数：tr=2.3ns,τ=0.31ns,T0=9.6as,f=100MHZ,a=10MHZ,MTBF=2.01days即触发器每两天便可能出现一次亚稳态。如下图所示，一个信号在过渡到另一个时钟域时，如果仅仅用一个触发器将其锁存，那么用b_clk进行采样的结果将可能是亚稳态。这也是信号在跨时钟域时应该注意的问题。Dataischanginga_datdata_datb_datb_dat

6、a_clkmetastableb_clk2-2单锁存器法产生的问题23.同步策略一—双锁存器法为了避免上节所述的亚稳态问题，就应当使参数MTBF尽可能的大，通常采用的方法是双锁存器法，即在一个信号进入另一个时钟域之前，将该信号用两个锁存器连续锁存两次，最后得到的采样结果就可以消除亚稳态问题。Dataischangingdata_datb_dat1b_dat2a_data_clkb_dat1Staticandb_clksynchronousb_dat23-1双锁存器法解决亚稳态问题[1]当使用了双锁存器以后，b_dat2的MTBF由以下公式可以得出：(tr/τ)(tr/τ)M

7、TBF=e/T0fa×e/T0f9如果我们仍然使用上一节所提供的参数，则b_dat2的MTBF为9.57*10(years)。由上述结果可以看出，双锁存器法可以消除亚稳态问题。4.同步策略二—结绳法细心的读者也许会发现，在上面的例子中，如果a_clk的频率比b_clk频率高，将可能会出现因为dat变化太快而使b_clk无法采到的问题。即在信号从快时钟域向慢时钟域过渡的时候，如果信号变化太快，慢时钟将可能无法对该信号进行正确采样，如下图所示。所以在使用双锁存器法的时候，应该使原始信号保持足够长的时间，以便另一个时钟域