异步时序逻辑电路

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1、异步时序逻辑电路异步时序逻辑电路中没有统一的时钟脉冲信号，电路状态的改变是外部输入信号变化直接作用的结果。根据电路结构和输入信号形式的不同，异步时序逻辑电路可分为脉冲异步时序逻辑电路和电平异步时序逻辑电路两种类型。脉冲异步时序逻辑电路脉冲异步时序逻辑电路的存储电路，可由时钟控制触发器或非时钟控制触发器组成，输入信号为脉冲信号。电路的一般结构图为：组合电路触发器触发器x1xnzmz1YrY1y1yr在脉冲异步时序逻辑电路中，引起触发器状态变化的脉冲信号是由输入端直接提供的。为了保证电路可靠地工作，输入脉冲信号必须满足如下约束

2、：1.输入脉冲的宽度，必须保证触发器可靠翻转。2.输入脉冲的间隔，必须保证前一个脉冲引起的电路响应完全结束后，后一个脉冲才能到来。3.不允许在两个或两个以上输入端同时出现脉冲。因为客观上两个或两个以上脉冲是不可能准确地“同时”的，在没有时钟脉冲同步的情况下，由不可预知的时间延迟造成的微小时差，可能导致电路产生错误的状态转移。此外，在脉冲异步时序逻辑电路中，Mealy型和Moore型电路的输出信号会有所不同。对于Mealy型电路来说，由于输出不仅是状态变量的函数，而且是输入的函数，所以，输出一定是脉冲信号；而对于Moore型

3、电路来说，由于输出仅仅是状态变量的函数，所以，输出是电平信号。脉冲异步时序逻辑电路的分析脉冲异步时序逻辑电路的分析与同步时序逻辑电路大致相同。1.写出电路的输出函数和激励函数表达式；2.列出电路次态真值表；3.作出状态表和状态图；4.画出时间图并用文字描述电路的逻辑功能。与同步时序逻辑电路分析的区别主要表现在两点：第一，当存储元件采用时钟控制触发器时，对触发器的时钟控制应作为激励函数处理。分析时应特别注意触发器时钟端何时有脉冲作用，仅当时钟端有脉冲作用时，才根据触发器的输入确定状态转移方向，否则，触发器状态不变。若采用非时

4、钟控制触发器，则应注意作用到触发器输入端的脉冲信号第二，由于不允许两个或两个以上输入信号同时出现脉冲，加之输入端无脉冲出现时，电路状态不会发生变化。因此，分析时可以排除这些情况，从而使分析过程和使用的、表得以简化。具体地说，对n个输入端的一位输入，只需考虑各自单独出现脉冲的n种情况，而不象同步时序逻辑电路中那样需要考虑2n种情况。例如，假定电路有x1、x2和x3共3个输入，并用取值1表示有脉冲出现，则一位输入允许的取值只有000、001、010、100共4种，分析时应讨论的只有后3种情况。例分析图所示脉冲异步时序逻辑电路，

5、指出电路功能。K2K1J2J1y2y1x1Z&例分析图所示脉冲异步时序逻辑电路，指出电路功能。脉冲异步时序逻辑电路的设计脉冲异步时序逻辑电路设计的一般过程与同步时序逻辑电路设计大体相同。同样分为形成原始状态图和表、状态化简、状态编码、确定激励函数和输出函数、画逻辑电路图等步骤。但由于在脉冲异步时序逻辑电路中没有统一的时钟脉冲信号，以及对输入脉冲的信号的约束，所以在某些步骤处理的细节上有所不同。（1）由于不允许两个或两个以上输入端同时为1（用1表示有脉冲出现），所以，形成原始状态图和原始状态表时，若有多个输入信号，则只需要考

6、虑多个输入信号中仅一个为1的情况，从而使问题的描述得以简化。此外，在确定激励函数和输出函数时，可将两个或两个以上输入同时为1的情况，作为无关条件处理。（2）由于电路中没有统一的时钟脉冲，因此，当存储电路采用带时钟控制端的触发器时，触发器的时钟端是作为激励函数处理的。这就意味着可以通过控制其时钟端输入脉冲的有、无来控制触发器的翻转或不翻转。基于这一思想，在设计脉冲异步时序逻辑电路时，可列出4种常用时钟控制触发器的激励表。D触发器激励表DQ(n+1)0011QQ(n+1)D000011100111QQ(n+1)CPD00d

7、00d0111101011d10dJ-K触发器激励表JKQ(n+1)00Q01010111¯QQQ(n+1)JK000d011d10d111d0QQ(n+1)CPJK00d0d0dd0111d101d111dd00ddT触发器TQ(n+1)0Q1¯QQQ(n+1)T000011101110QQ(n+1)CPT00d00d0111101111d00dR-S触发器激励表RSQ(n+1)00Q01110011dQQ(n+1)RS00d001011010110dQQ(n+1)CPRS00dd00dd0110110110

8、11d0d0dd从激励表中可知，在要求触发器状态不变时，有两种不同的处理方法。一是令CP为d，输入端取相应值；二是令CP为0，输入端取任意值。例6.3用T触发器作为存储元件，设计一个异步模8加1计数器，该电路对输入端x出现脉冲进行计数，当收到八个脉冲时，输出端Z产生一个进位输出脉冲。用D触发器作为存储元