电平异步时序逻辑电路分析.ppt

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1、按电路工作方式划分同步(Synchronous)时序电路——存储电路由带时钟控制的触发器组成，电路状态的改变由系统统一时钟控制。时钟到来前的状态为“现态”，时钟到来后的状态为“次态”。异步(Asynchronous)时序电路——存储电路由触发器或延时元件组成，时序电路中状态的改变不受统一时钟的控制，输入的变化将直接导致输出的变化。现态次态/输出Zx=0x=1S0S1S2S3S4S1/0S2/0S3/0S4/0S0/1S2/0S3/0S4/0S0/1S1/0x1Z1xnZmys…y1Y1…Yr组合电路存储电路时钟CP：：同步时序逻辑电路脉冲异步时序逻辑电路1/00/0S00/10/0S4

2、S10/01/11/00/0S3S2异步时序逻辑的分类：（1）电平型异步时序逻辑电路：触发器的翻转受触发信号的电平高低控制，接收作用的时间长；（2）脉冲型异步逻辑时序电路：触发器的翻转仅在触发信号的有关跳变沿发生，接收作用的时间短，较易把握。信号在短时间内发生两次变化称为脉冲，若高电平持续时间较长称为电平，因此，电平是脉冲的一种特定形式。5.3.1电平异步时序逻辑电路的特点5．3电平异步时序逻辑电路1．电平异步时序逻辑电路的结构模型x1Z1::xn组合电路Zmyr…y1Δt1Y1…Yr:Δtr延迟延迟电路同样由组合电路和存储电路组成，但存储电路是由反馈回路中的延迟元件构成。延迟元件不采

3、用延迟线，而是利用组合电路本身固有的分布延迟。图中x1~xn为外部输入信号；Z1~Zm为外部输出信号；Y1~Yr为激励状态；y1~yr为二次状态；Δt1~Δtr为反馈回路中的时间延迟。电平异步时序逻辑电路结构模型特点：⑴电路输出状态的改变是由输入电位x的变化直接引起。⑵二次状态y是激励状态Y经Δt延迟后的“重现”。⑶输入信号的一次变化可能引起二次状态的多次变化。2．输入信号的约束输入信号的变化将引起输出和状态的变化，为保证电路可靠工作，对输入信号做以下约束：⑴不允许两个或两个以上信号同时变化⑵电路进入稳定状态后才允许输入信号发生变化3．流程表和总态图使用流程表和总态图描述电路的工作过程

4、和逻辑功能。流程表用于反映电路输出信号、激励信号与电路输入信号、二次状态之间关系。其格式为：Meally型流程表格式Moore型流程表格式二次状态激励状态/输出输入xyY/Z二次状态激励状态输出输入xyYZ总态：电路输入和二次状态的组合，记作（x，y）。在流程表中，代表某个二次状态的行和代表某种输入取值的列的交叉点称为总态。当输入信号作相邻变化不引起电路状态变化时，在表内总态作水平移动；当输入信号作相邻变化引起电路状态变化时，总态先作水平移动至非稳态，再作垂直移动至稳态。流程表中的激励状态分为稳定状态（简称稳态）和非稳定状态（简称非稳态），表中与二次状态相同的激励状态为稳态（加圈），表

5、中与二次状态不相同的激励状态为非稳态。激励方程为：例：用或非门构成的R–S触发器为简单电平异步时序逻辑电路。QG1>=1>=1G2RS要求输入信号作“相邻变化”，则RS值每次变化仅允许一位发生变化。如允许00→01、00→10，01→00、01→11，10→00、10→11，11→01、11→10，不允许00→11或01→10。二次状态y激励状态Y输出RS=00RS=01RS=11RS=10010111dd0001R–S触发器流程表R–S触发器不允许两个输入同时为1，其流程表为：（00，0）/0（01，1）/1（10，0）/0（00，1）/1R–S触发器总态图5．3．2电平异步时序逻辑

6、电路分析电路分析的步骤为：⑴根据逻辑电路图写出激励函数和输出函数表达式⑵作出流程表⑶作出总态图或时间图⑷说明电路逻辑功能例：分析该电平异步时序逻辑电路解：电路有两个外部输入x1、x2，两条反馈电路，对应激励状态为Y1、Y2，二次状态为y1、y2。外部输出Z仅与状态有关，属于Moore型电路。⑴输出函数和激励函数表达式为：⑵根据表达式，可作出流程表。二次状态激励状态Y2Y1输出y2y1x2x1=00x2x1=01x2x1=11x2x1=10Z00110110000000000101010101011111100101100010⑶作出总态图时刻ti：t0t1t2t3t4t5t6t7t8输

7、入x2x1：001011010001111011总态：(00,00)(10,00)*(11,11)(01,11)*(00,00)(01,00)*(x2x1,,y2y1)(10,10)(11,10)*(01,01)(00,01)*(01,01)(11,01)(10,01)(11,01)输出Z：001000000总态响应序列中加“*”的总态为非稳定总态，表示总态转换时的过渡拐点。为了直观描述电路功能，还可作出时间响应序列和时间图。假设初态为（00，