数字电子钟逻辑电路设计报告

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1、《数字电路》课程设计设计报告题目：数字电子钟逻辑电路设计班级:电子工程姓名:XXXXXXXXXXXXXXXX指导教师:XXXXXXX2012年12月20摘要在生活中的各种场合经常要用到电子钟，现代电子技术的飞跃发展，各类智能化产品相应而出，数字电路具有电路简单、可靠性高、成本低等优点，本设计就以数字电路为核心设计数字电子钟逻辑电路。数字钟是一个将“周”、“时”、“分”、“秒”显示于人的视觉器官的计时装置。它的计时周期为24小时，显示满刻度为6日23时59分59秒，另外应有校时功能和、报时、整体清零等附加功能。其主干电路系统由秒信号发生器、时、分、秒计数器，译码器及显示器

2、，校时电路，整体清零电路，整点报时电路组成。关键词分频计数译码校时报时数字电子钟逻辑电路设计20一、设计目的数字电子钟是一种用数字显示秒、分、时、日的计时装置，与传统的机械钟相比，它具有走时准确，显示直观、无机械传动装置等优点，因而得到了广泛的应用。小到人们日常生活中的电子手表，大到车站、码头、机场等公共场所的大型数显电子钟。通过设计与实验调试，了解数字电子钟逻辑电路设计的方法，进一步理解设计方案与设计理念，扩展设计思路与视野。数字电子钟的电路组成方框图如图1.1所示。图1.1数字电子钟框图由图1.1可见，数字电子钟由以下几部分组成：石英晶体振荡器和分频器组成的秒脉冲发

3、生器；校时电路；六十进制秒、分计数器，二十四进制（或十二进制）计时计数器；秒、分、时的译码显示部分等。二、设计任务和要求用中、小规模集成电路设计一台能显示日、时、分、秒的数字电子钟，要求如下：1.由晶振电路产生1Hz标准秒信号。2.秒、分为00～59六十进制计数器。203.时为00～23二十四进制计数器。4.周显示从1～日为七进制计数器。5.可手动校时：能分别进行秒、分、时、日的校时。只要将开关置于手动位置，可分别对秒、分、时、日进行手动脉冲输入调整或连续脉冲输入的校正。6.整点报时。整点报时电路要求在每个整点前呜叫五次低音（500Hz），整点时再呜叫一次高音（1000

4、Hz）。注：不能借助单片机或专用芯片！三、总体方案选择的论证实现数字电子钟显示时间的方案有多种，如：（1）用继电器改变运算放大器的反馈网络；（2）用模拟开关来控制运算放大器的反馈网络；（3）用数模转换器（D/A）的电阻网络来改变增益。方案对比：方案一：本次设计考虑到使实验器材尽量可以在市场上及时的买到以及节省不必要的实验器材，最终考虑使用方案二模拟开关来控制运算放大器的反馈网络来实现实现程控放大器。方案框图如下：方案二：20l简要原理：用模拟开关来控制运算放大器的反馈网络来设计程控放大器。通过对微动开关的闭合和断开，由CC4051模拟开关控制输出的电阻，作为三运放构成的

5、数据放大器的电阻Rg，构成程控放大器，改变Rg的值可以对输入的信号进行相应的放大。l优缺点：20优点：该种方案的电路相对于其他两种方案的电路来说，电路结构较为简单，原理容易理解，使用器件较少，而且使用起来也十分方便。缺点：如果电路器件选择不当，可能造成电路无法达到设计的要求，即增益无法达到60dB或者当增益为40dB时，－3dB带宽≥40kHz。l所选方案的理由：电路简单，使用器件少，可在实验室内操作，焊接起来较为方便，调试较为简单，符合课程设计的原则。使用方案框图：4、单元电路的设计1、单元电路的设计根据设计任务和要求，对照数字电子钟的框图，可以分以下几部分进行模块化

6、设计。1)秒脉冲信号电路的设计：如上图所示，使用晶体振荡器发出的脉冲进过整形分频并通过Q14端输出后（此时输出2Hz信号）再次经D触发器分频来获得1Hz的秒脉冲信号。(2.电子钟主体计数电路设计：20秒分时日计数单元输出均为8421BCD码，采用了74LS161来实现计数单元的计数功能，74LS161可以进行置数和清零。A、秒、分60进制电路设计秒、分60进制计数器都是显示00-59数字信号，如上图所示，从左到右依次为低位、高位片，低位为0-9十进制计数器，高位为0-5六进制计数器。秒分计数器的低位计数单元为10进制计数器，无需进行进制转换，当Q3Q2Q1Q0变成100

7、1时，通过与非门把它的送数端置0，则计数器跳过1010状态，下一时刻又从0000开始，如此重复。秒分计数器的高位计数单元为6进制计数器，当Q3Q2Q1Q0变成0110时，通过与非门把它的清零端置0，计数器被置0，跳过了0110——1111状态，又从0000状态开始，如此重复。低位和高位计数器级联便可以实现60进制计数器的功能，秒计数器低位的Q3取非后为高位输出时钟信号，而高位的Q2取非后为分计数器的低位输出时钟信号。同理，分计数器低位Q3取非为高位提供时钟信号，高位Q2取非后提供给时计数器时钟信号。B、时24进制电路设计20时24进制计数