数字电子钟逻辑电路设计new

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1、实习题目指导教师职称学生姓名学号日期实习题目指导教师职称学生姓名学号日期内蒙古师范大学计算机与信息工程学院《数字电路》课程设计报告实习题目指导教师职称学生姓名学号日期设计题目数字电子钟逻辑电路设计指导教师张鹏举职称讲师姓名学号20101102055日期2012-07-05数字电子钟逻辑电路设计计算机与信息工程学院2010级计科师范汉班班程锦20101102055指导教师张鹏举讲师摘要通过74LS161的置数功能，分别实现时钟的时，分，秒的不同进位，当秒的个位为9时，第一片74LS161实现置数功能，

2、把个位置零的同时并向十位发出脉冲信号，分的功能和秒相同，当时的个位同秒的个位，但是当小时的个位为4，十位为2时，实现整个电路的统一清零。关键词74LS161；清零；置数1工作原理一个基本的数字钟电路系统主要有“秒”信号发生器、“时”、“分”、“秒”计数器、译码器及显示器电路组成。“秒”信号产生器是整个系统的时基信号，“秒”计数器采用60进制计数法，其是由2片74LS161采用清零法串联而成，每累计60秒发出一个分脉冲信号。从“秒”计数器输出的该信号将被送到“分”计数器。“分”计数器也采用60进制计数

3、法，每累计60分钟，发出一个时脉冲信号，此计数原理与“秒”计数器完全相同。从“分”计数器输出的该信号将被送到“时”计数器。“时”计数器采用24进制计时器。将“时”、“分”、“秒”计数器的输出状态接到七段显示器上，通过LED七段显示器显示出来。本系统采用计数器、译码器、显示器、校时电路组成。由LED七段数码管来显示译码器所输出的信号。采用了74LS161小规模集成芯片。2设计步骤及方法一个基本的数字钟电路主要由译码显示器,“时”，“分”，“秒”计数器和定时器组成。电路系统由秒信号发生器“时”、“分”、

4、“秒”计数器、译码器及显示器电路组成。5首先构成一个周期为一秒的标准“秒”脉冲信号，由74LS161采用置数法分别组成六十进制的“秒”计数器、六十进制“分”计数器，24进制“时”计数器。置数法适用于具有预置数功能的集成计数器。对于就有预置数功能的计数器而言，在其计数过程中可以将它输出的任意一个状态通过译码，产生一个预置数控制信号反馈至预置数控制端，在下一个CP脉冲作用后，计数器会把预置数输入端的状态置入输出端。预置数控制信号消失后，计数器就从被置入的状态开始重新计数。2.1秒计数器的设计秒信号发生器

5、是数字钟的核心部分，它的精度和稳定度决定了时信号发生器和分信号发生器的精度。“秒”计数器为60进制计数器。60进制可通过十进制和六进制串联而成，从而完成数码显示。因为同步加法计数器74LS161可构成10进制以下的计数器，所以此电路中秒的计时采用74LS161来进行设计。2.2分计数器的设计“分”计数器也是60进制计数器。同“秒”计数器一样是由74LS161计数器设计构成。2.3时计数器的设计时计数器是24进制计数器。考虑到器件的统一能增强调试的成功性，同样采用两片74LS161十进制计数器产生计数

6、和进位.3电路总体说明3.1计数器3.1.160进制计数器在数字钟的控制电路中，分和秒的控制都是一样的，都是60进制，都是由一个十进制计数器和一个六进制计数器串联而成的，在电路的设计中我采用的是统一的器件74LS161的反馈置数法来实现十进制功能和六进制功能。根据74LS161的结构把输出端的0101（十进制为5）用一个与非门74LS00引到LD反端便可置数，这样就实现了六进制计数。在分和秒的进位时，用秒计数器的LD端接分计数器的CP控制时钟脉冲，脉冲在上升沿来时计数器开始计数。3.1.224进制计

7、数器数字钟小时的个位仍然采用要十进制，但是在小时的十位要有统一清零的功能，5也就是说当时钟小时的十位为2时，个位数为3时，整个时钟要统一清零，因为清零不稳定，所以当个位为4时再统一清零，也就是十位的Q1与个位的Q2通过与非门一起输出，输出端分别接6片161的清零端RD反。3.1.3电路原理总图图1总电路图4小结通过完成这个电路整个电路设计与制作的整个过程，我知道了自己的不足，知道了自己对芯片的了解和认识还是太欠缺，这个实验使我更深的了解芯片的功能和芯片间的连接，通过不同功能芯片的连接实现了实验的要求

8、，还有制作电路时的每个步骤，每个环节都需要认真严谨一丝不苟，使我掌握了对电子钟的设计,5组装与调试方法。熟悉了中、小规模集成电路的使用。通过理论与实践的结合，进一步深入的体会到一种学习的方法，特别是对与电子设计方面。首先要明确总体的设计方案与方法；这是本次实验的第一步，也是本实验最重要的一步，如果前期的电路图都设计错了，就不可能出实验结果了，所以在设计电路过程中一定要相当的认真，我们组在翻阅了大量资料后并结合了我们实验室的具体情况后，决定采用74ls161为主要芯片来