数字电子钟逻辑电路设计

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1、数字电路课程设计报告设计课题：数字电子钟逻辑电路设计班级：电子科学与技术姓名：AAA同组：BBB学号：111400XXX指导老师：CCC设计时间：2016年12月26日~28日学院：物理与信息工程学院摘要：数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更更长的使用寿命，因此得到了广泛的使用。诸如按时自动打铃，时间程序自动控制，定时启闭路灯，定时开关烘箱，通断动力设备，甚至各种定时电气的的自动启用等。这些都是以数字时钟作为时钟源的。数字钟从原理上讲是一种典型的数字电路，其中包括了组合逻辑

2、电路和时序电路。目前，数字钟的功能越来越强，并且有多种专门的大规模集成电路可供选择。经过了数字电路设计这门课程的系统学习，特别经过了关于组合逻辑电路与时序逻辑电路部分的学习，我们已经具备了设计小规模集成电路的能力，借由本次设计的机会，充分将所学的知识运用到实际中去。数字电子钟是一种用数字显示秒、分、时、日的计时装置，与传统的机械钟相比，它具有走时准确、显示直观、无机械传动装置等优点，因而得到了广泛的应用：小到人们日常生活中的电子手表，大到车站、码头、机场等公共场所的大型数显电子钟。数字电子钟的电路组成方框图如图3.3.1所示。3图3.3.1数字电子钟

3、框图由图3.3.1可见，数字电子钟由以下几部分组成：石英晶体振荡器和分频器组成的秒脉冲发生器；校时电路；六十进制秒、分计数器及24进制(或12进制)计时计数器；以及秒、分、时的译码显示部分等。3目录一、前言：11.设计目的：12.指标要求：13.设计说明与思路提示：14.设计内容：3二、总体方案设计：41.方案比较：42.方案论证:53.方案选择:5三、单元模块设计：61.各单元模块功能介绍及电路设计：62.电路参数的计算及元器件的选择：103.特殊器件的介绍：104.各单元模块的联接：13四、系统调试：14五、设计总结：151.设计的小结：152.

4、设计收获体会：163.对设计的进一步完善提出意见或建议：17参考文献：17附：173一、前言：1.设计目的：用中小规模集成电路设计一台能显示日、时、分秒的数字电子钟。2.指标要求：1．由晶振电路产生1Hz标准秒信号。2．秒、分为00—59六十进制计数器。3．时为00—23二十四进制计数器。4．周显示从1—日为七进制计数器。5．可手动校正：能分别进行秒、分、时、日的校正。只要将开关置于手动位置，可分别对秒，分、时、日进行手动脉冲输入调整或连续脉冲输入的校正。6．整点报时。整点报时电路要求在每个整点前鸣叫五次低音(500Hz)，整点时再鸣叫一次高音(10

5、00Hz)。3.设计说明与思路提示：根据设计任务和要求，对照数字电子钟的框图，可以分以下几部分进行模块化设计。1．秒脉冲发生器秒脉冲发生器是数字钟的核心部分，它的精度和稳定度决定了数字钟的质量，通常用晶体振荡器发出的脉冲经过整形、分频获得1Hz的秒脉冲。如晶振为32768Hz，通过15次二分频后可获得1Hz的脉冲输出，电路图如图3.3.2所示。2．计数译码显示秒、分、时、日分别为60、60、24和7进制状态表计数器。秒、分均为六十进制，即显示00～59，它们的个位为十进制，十位为六进制。时为二十四进计22数器，显示为00～23，个位仍为十进制，而十位

6、为三进制，但当十进位计到2，而个位计到4时清零，就为二十四进制了。图3.3.2秒脉冲发生器周为七进制数，按人们一般的概念一周的显示为星期“日、1、2、3、4、5、6”，所以我们设计这七进制计数器，应根据译码显示器的状态表来进行，如表3.3.1所示。表3.3.1状态表Q4Q3Q2Q1显示1000日000110010200113010040101501106按表3.3.1状态表不难设计出“日”计数器的电路(日用数字8代)。所有计数器的译码显示均采用BCD—七段译码器，显示器采用共阴或共阳的显示器。223．校正电路在刚刚开机接通电源时，由于日、秒、分、时为

7、任意值，所以，需进行调整。置开关在手动位置，分别对时、分、秒、日进行单独计数，计数脉冲由单次脉冲或连续脉冲输入。4．整点报时电路当时计数器在每次计到整点前六秒时，需要报时，这可用译码电路来解决。即当分为59时，则秒在计数计到54时，输出一延时高电平，直至秒计数器计到58时，结束这高电平脉冲去打开低音与门，使报时声按500Hz频率鸣叫5声，而秒计到59时，则去驱动高音lKHz频率输出而鸣叫1声。224.设计内容：（1）进行方案论证；（2）设计电路；（3）焊接，组装、调试硬件，测试结果；（5）撰写实验报告，要求有电路图、原理说明、电路所需元件清单、电路参

8、数计算、元件选择、测试结果分析等。22二、总体方案设计：1.方案比较：1、方案一如图，可知此方案的电路的校时