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《加法器设计数字系统设计实验报告.doc》由会员上传分享，免费在线阅读，更多相关内容在教育资源-天天文库。
1、数字系统设计实验报告姓名：学号：班级：实验1加法器设计1.实验目的（1）复习加法器的分类及工作原理。（2）掌握用图形法设计半加器的方法。（3）掌握用元件例化法设计全加器的方法。（4）掌握用元件例化法设计多位加法器的方法。（5）掌握用VerilogHDL语言设计多位加法器的方法。（6）学习运用波形仿真验证程序的正确性。（7）学习定时分析工具的使用方法。2.实验内容及步骤（1）用图形法设计半加器，仿真设计结果。半加器原理图（2）用元件例化的方法设计全加器，仿真设计结果。全加器原理图半加器符号全加器符号全加器时序
2、仿真波形图1.实验分析及心得体会本次实验主要目的是熟悉VerilogHDL软件的使用，掌握实验设计的几种方法以及对于仿真波形的运用。在此基础上，对加法器的工作原理进行了回顾。本次实验对半加器、全加器进行了设计，并通过波形仿真对全加器进行了验证。初次使用VerilogHDL，对其操作并不熟练，容易忘记点SetProjecttoCurrentFile创建项目工程，导致无法进行后续实验。原理图设计完成后要进行保存、检查错误并对当前项目进行编译。如果文件存在错误或是警告，双击该消息到对应位置进行修改。最终将设计创建
3、成一个图元进行调用。实验2译码器1.实验目的（1）复习二进制译码器及显示译码器的构成及工作原理。（2）掌握用VerilogHDL语言设计二进制译码器的方法。（3）掌握用VerilogHDL语言设计显示译码器的方法。（4）进一步学习运用波形仿真验证程序的正确性。2.实验内容及步骤（1）用VerilogHDL语言设计七段数码显示译码器，仿真设计结果，进行定时分析。七段数码显示译码器程序decode4_7.v如下：moduledecode4_7(a,b,c,d,e,f,g,D3,D2,D1,D0);outputa
4、,b,c,d,e,f,g;inputD3,D2,D1,D0;rega,b,c,d,e,f,g;always@(D3orD2orD1orD0)begincase({D3,D2,D1,D0})0:{a,b,c,d,e,f,g}=7'b;1:{a,b,c,d,e,f,g}=7'b;2:{a,b,c,d,e,f,g}=7'b;3:{a,b,c,d,e,f,g}=7'b;4:{a,b,c,d,e,f,g}=7'b;5:{a,b,c,d,e,f,g}=7'b;6:{a,b,c,d,e,f,g}=7'b;7:{a,b,c
5、,d,e,f,g}=7'b;8:{a,b,c,d,e,f,g}=7'b;9:{a,b,c,d,e,f,g}=7'b;default:{a,b,c,d,e,f,g}=7'bx;endcaseendendmodule七段数码显示译码器的功能仿真波形如下图：1.实验分析及心得体会本次实验主要复习二进制译码器及显示译码器的构成及工作原理，用VerilogHDL语言对七段数码显示译码器进行设计，保存的文件名必须和模块名一致，否则会提示错误。文件扩展名一定要改为.v，方能对文本文件进行编译和仿真。对于output和re
6、g的声明不能合并成一句，否则会有错误提示。对于波形图，使用功能仿真波形图对程序进行验证。实验中always@(D3orD2orD1orD0)中的or左右都应有空格，缺少的话会存在编译错误。程序中的分号一定不要缺少，以至于影响程序的编译。实验3触发器设计1.实验目的（1）复习JK触发器和D触发器的构成及工作原理。（2）掌握用VerilogHDL语言设计触发器的基本方法。（3）学习时序逻辑电路波形仿真方法。2.实验内容及步骤（1）用VerilogHDL语言描述的D触发器程序D_ff.v如下：moduleD_ff
7、(q,qn,d,clk,set,reset);inputd,clk,set,reset;outputq,qn;regq,qn;always@(posedgeclkorposedgeset)beginif(set)beginq<=1;qn<=0;endelseif(reset)beginq<=0;qn<=1'b0;endelsebeginq<=d;qn<=~d;endendendmodule（2）用VerilogHDL语言描述的JK触发器程序JK_FF.v如下：moduleJK_FF(CLK,J,K,Q,RS
8、,SET);inputCLK,J,K,SET,RS;outputQ;regQ;always@(posedgeCLKornegedgeRS)beginif(!RS)Q<=1'b0;elseif(!SET)Q<=1'b1;elsecase({J,K})2'b00:Q<=Q;2'b01:Q<=1'b0;2'b10:Q<=1'b1;2'b11:Q<=~Q;endcaseendendmodule（3）JK触发器的时序仿真波
