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1、数字系统设计基础实验报告实验名称：1.组合电路设计___2.时序电路设计___3.计数器的设计___4.原理图设计加法器学号：________姓名：__________班级:_______实验4-1组合电路的设计一．实验目的：熟悉QuartusⅡ的VHDL文本设计流程全过程，学习简单组合电路的设计、多层次电路的设计，仿真和硬件测试。二．实验过程1.任务1：利用QuartusⅡ完成2选1多路选择器的文本编辑输入和仿真测试等步骤，得出仿真波形。最后在试验系统上进行硬件测试，验证本项设计的功能。1)程序设计：ENTITYMEX21AISPORT(a,b,s:INB
2、IT;y:OUTBIT);ENDENTITYMEX21A;ARCHITECTUREONEOFMEX21AISBEGINPROCESS(a,b,s)BEGINIFs='0'THENy<=a;ELSEy<=b;ENDIF;ENDPROCESS;ENDARCHITECTUREONE;2)软件编译：如图是软件编译生成的2选1多路选择器3)实验结果:从仿真结果可以看出，当S=‘0’时,输出端y的值随着a值变化；当S=‘1’时，输出端y的值随着b的值变化。由此可见，符合2选1多路选择器的功能2.任务2：将此多路选择器看成是一个元件mux21a，利用元件例化语句描述电路图
3、，并将此文件放在同一目录中。对于任务中的例子分别进行编译、综合、仿真，并对其仿真波形作出分析说明。1)程序设计：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYMUXKISPORT(s0,s1:inSTD_LOGIC;a1,a2,a3:inSTD_LOGIC;outy:outSTD_LOGIC);ENDENTITYMUXK;ARCHITECTUREdoubleOFMUXKISSIGNALtmpout,tmp:STD_LOGIC;BEGINu1:PROCESS(s0,a2,a3,tmp)BEGINIFs0='0'the
4、ntmp<=a2;elsetmp<=a3;ENDIF;ENDPROCESSu1;u2:PROCESS(s1,a1,tmp,tmpout)BEGINIFs1='0'thentmpout<=a1;elsetmpout<=tmp;ENDIF;ENDPROCESSu2;outy<=tmpout;ENDARCHITECTUREdouble;1)软件编译：如图是利用软件编译生成的触发器，仿真选择的芯片是芯片是ACEX1K系列的EP1K100QC208-3芯片。2)实验结果:从仿真结果可以看出，与实际的双2选1多路选择器的功能是相符的.实验4-2时序电路的设计一．实验目的
5、：熟悉QuartusⅡ的VHDL文本设计过程，学习简单时序电路的设计、仿真和测试。二．实验过程1.任务1：设计触发器，给出程序设计、软件编译、仿真分析、硬件测试及详细实验过程。1)程序设计：libraryieee;useieee.std_logic_1164.all;entitydff2isport(clk,d:instd_logic;q:outstd_logic);endentitydff2;architecturebhvofdff2isbeginprocess(clk)beginifclk'eventandclk='1'thenq<=d;endif;en
6、dprocess;endarchitecturebhv;1)软件编译：如图2-1是利用软件编译生成的触发器。仿真用到的芯片是芯片是ACEX1K系列的EP1K100QC208-3芯片;3）实验结果:从仿真结果可以看出，当clk的上升沿来的时候，输出值随着输入值进行变化，出现一点偏差则是由时延造成，总体上符合D触发器。2.任务2：设计锁存器（使用例3-14），同样给出程序设计、软件编译、仿真分析、硬件测试及详细实验过程。1)程序设计：libraryieee;useieee.std_logic_1164.all;entityscisport(clk,D:instd
7、_logic;Q:outstd_logic);endentitysc;architecturescqofscisbeginprocess(clk,D)beginifclk='1'thenQ<=D;endif;endprocess;endarchitecturescq;2)软件编译：如图2-2是利用软件编译生成的触发器，仿真选择的芯片是芯片是ACEX1K系列的EP1K100QC208-3芯片。3）实验结果:实验4-3：加法计数器的设计一．实验目的：学习计数器的设计、仿真和硬件测试，进一步熟悉VHDL设计技术。二．实验过程：1.任务1：在QuartusⅡ上对加法
8、计数器进行编辑、编译、综合、适配以及仿真。说明例中各
