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1、计算机科学与技术学院数字系统设计实验报告姓 名：学 号：专 业： 班 级： 指导教师： 2011年 11月 徐州 实验4-1组合电路的设计实验目的：熟悉Quartus2的VHDL文本设计流程全过程，学习简单组合电路的设计，多层次电路的设计、仿真和硬件测试。实验内容：1．首先利用Quartus2完成2选1多路选择器的文本编辑输入和仿真测试等步骤，给出仿真波形。最后在实验系统上进行硬件测
2、试，验证本项设计的功能。2．将此多路选择器看成是一个元件mux21a，利用元件例化语句描述，并将此文件放在同一目录中。任务一：1．程序代码ENTITYmux21aISPORT(a,b,s:INBIT;y:OUTBIT);ENDENTITYmux21a;ARCHITECTUREoneOFmux21aISBEGINPROCESS(a,b,s)BEGINIFs='0'THENy<=a;ELSEy<=b;ENDIF;ENDPROCESS;ENDARCHITECTUREone;2．编译3．时序仿真4．观察RTL电路任务二：1.程
3、序代码entityMUXKISPORT(a1,a2,a3,s1,s0:inbit;outy:outbit);endentityMUXK;ARCHITECTUREoneofMUXKISCOMPONENTmux21aport(a,b,s:inbit;y:outbit);endcomponent;signaltmp:bit;beginu1:mux21aportmap(a=>a2,b=>a3,s=>s0,y=>tmp);u2:mux21aportmap(a=>a1,b=>tmp,s=>s1,y=>outy);endarchit
4、ectureone;2.编译1.波形图2.观察RTL电路实验体会：通过这次实验，对vhdl文本设计流程有了初步的了解，对组合电路的原理和构成有了更深的认识。这次实验的最大收获就是学会了quartersII的初步使用方法。实验4-2时序电路的设计实验目的：熟悉Quartus2的VHDL文本设计过程，学习简单时序电路的设计、仿真和测试。实验内容：1．设计触发器，给出程序设计、程序编译、仿真分析、硬件测试及详细实验过程。2．设计锁存器，给出程序设计、程序编译、仿真分析、硬件测试及详细实验过程。任务一：1.程序代码LIBRAR
5、YIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYDFF1ISPORT(CLK,D:INSTD_LOGIC;Q:OUTSTD_LOGIC);END;ARCHITECTUREBHVOFDFF1ISSIGNALQ1:STD_LOGIC;BEGINPROCESS(CLK,Q1)BEGINIFCLK'EVENTANDCLK='1'THENQ1<=D;ENDIF;ENDPROCESS;Q<=Q1;ENDARCHITECTUREBHV;1.编译2.波形图1.观察RTL电路任务二：1.程序代码librar
6、yieee;useieee.std_logic_1164.all;entitydff3isport(clk,d:instd_logic;q:outstd_logic);endentitydff3;architecturebhvofdff3isbeginprocess(clk,d)beginifclk='1'thenq<=d;endif;endprocess;endarchitecturebhv;1.编译2.波形图1.RTL模拟图实验体会：这次实验的内容是时序电路的设计，通过仿真来分析设计结果。通过这次实验我对时序电路有
7、了更深的理解。作为一种工具语言，只有通过不停的实践和总结才能更好的提高自己的技能。实验4-3含异步清0和同步时钟使能的加法计数器的设计实验目的：学习计数器的设计、仿真和硬件测试，进一步熟悉VHDL设计技术。实验内容：在Quartus2上对例进行编译、综合，仿真。说明例中各语句的作用，详细描述示例的功能特点，给出其所有信号的时序仿真波形。1.程序代码LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYCNT10ISPORT
8、(CLK,RST,EN:INSTD_LOGIC;CQ:OUTSTD_LOGIC_VECTOR(3DOWNTO0);COUT:OUTSTD_LOGIC);ENDCNT10;ARCHITECTUREBEHAVOFCNT10ISBEGINPROCESS(CLK,RST,EN)VARIABLECQI:STD_LOGIC_VECTOR(3D
