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1、数字系统设计基础实验报告实验名称:学号:班级:1・组合电路设计2.失序电路设计3.计数器的设计4.原理图设计加法器08093341徐绍东计科09-1班中国矿业大学计算机学院2011年10月28日实验4・1组合电路的设计1.实验目的：熟悉QuartusII的VHDL文本设计流程全过程，学习简单组合电路的设计、多层次电路的设计，仿真和硬件测试。2.实验任务1:利用Quartus□完成2选I多路选择器的文本编辑输入和仿真测试等步骤,给出其程序的仿真波形，最后在实验机上进行硬件测试，验证本想设计的功能1)程序设计：ENTITYMEX21AISPORT(a,bzs:INBIT;y:OUTBIT)
2、;ENDENTITYMEX21A;ARCHITECTUREONEOFMEX21AISBEGINPROCESS(a,b,s)BEGINIFs=101THENy<=a;ELSEy<=b;ENDIF;ENDPROCESS;ENDARCHITECTUREONE;2)软件编译：如图是软件编译生成的2选1多路选择器mux21aaybs3)仿真分析:FlowStatusQuartusZIVersionRevisionNameTop-levelEntityNameFamilyDeviceTimingModelsMettimingrequirementsTotallogicelementsTotalpi
3、nsTotalmemorybitsTotalPLLsSuccessful-FriOct2115:43:1720119.0Build18404/29/2009SP1SJFullVersionCHT10CNT10ACEX1KEP1K100QC208-3FinalYes1/4,992(<1%)4/147(3%)0/49,152(0%)0从仿真结果可以看岀，当S二'0'时,输出端y的值随着a值变化；当S=T吋，输出端y的值随着b的值变化。由此可见，符合2选1多路选择器的功能3・实验任务2：将多路选择器看成是一个元件mux21a,利用元件例化语句描述将此文件放在同一目录中1)程序设计：LIBRA
4、RYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYMUXKISPORT(sOzsl:inSTD_LOGIC;alza2za3:inSTD_LOGIC;outy:outSTD_LOGIC);ENDENTITYMUXK;ARCHITECTUREdoubleOFMUXKISSIGNALtmpout,tmp:STD_LOGIC;BEGINul:PROCESS(sO,a2,a3,tmp)BEGINIFs0=10fthentmp<=a2;elsetmp<=a3;ENDIF;ENDPROCESSul;u2:PROCESS(si,al,tmp,tmpout)BEGINIF
5、sl=10*thentmpout<=al;elsetmpout<=tmp;ENDIF;ENDPROCESSu2;outy<=tmpout;ENDARCHITECTUREdouble;2)软件编译：如图是利用软件编译生成的触发器，仿真选择的芯片是芯片是ACEX1K系列的EP1K100QC208-3芯片。FlowStatusQuartusIIVersionRevisionNameTop-levelEntityNameFamilyDeviceTimingModelsMettimingrequirementsTotallogicelementsTotalpinsTotalmemorybitsT
6、otalPLLs3）仿真结果:Successful-ThuOct2714:18:0720119.0Build18404/29/2009SF1SJFullVersionsuocunsuocunACEX1KEP1K100QC208-3FinalYes1/4,992(<1%)3/147(2%)0/4%152(0%)0aiMnmnww屯匸llililBDlilsOiiia1iii4；::；:：1Si11outy从仿真结果可以看出，与实际的双2选1多路选择器的功能是相符的.实验4・2时序电路的设计1.实验目的：熟悉QuartusII的VHDL文本设计过程，学习简单时序电路的设计、仿真和测试。2.
7、实验任务1:设计触发器(使用例3-6),给出程序设计、软件编译、仿真分析、硬件测试及详细实验过程。1)程序设计：libraryieee;useieee.std_logic_ll64.all;entitydff2isport(elk,d:instd_logic;q:outstd_logic);endentitydff2;architecturebhvofdff2isbeginprocess(elk)beginifelk1eventandclk=1
